eGospodarka.pl
eGospodarka.pl poleca

eGospodarka.plGrupypl.misc.elektronikaVHDL vs. VerilogRe: VHDL vs. Verilog
  • Data: 2013-08-21 09:09:46
    Temat: Re: VHDL vs. Verilog
    Od: "J.F." <j...@p...onet.pl> szukaj wiadomości tego autora
    [ pokaż wszystkie nagłówki ]

    Dnia Tue, 20 Aug 2013 13:57:55 -0700 (PDT), s...@g...com
    >> Tak, to faktycznie bardzo proste do pierwszego pytania: a to ma być
    >> unsigned, 1C, 2C czy może w kodzie Graya (i którym) i czy sumator ma być
    >> może szeregowy czy może równoległy?
    >
    > Sprawa jest identyczna jak w każdym innym języku. Jeżeli dajmy na to
    > napiszemy w Pascalu a:=b+c; , to równie dobrze można postawić
    > pytanie "czy te zmienne będą typu integer, a może real?". Odpowiedź
    > w obu przypadkach jest taka sama: jak se zmienne/sygnały
    > zadeklarujesz, tak masz. Standardowo przy zapisie A<=B+C narzędzia
    > implementujące zrobią Ci równoległy sumator. Ale jak chcesz, nie ma
    > problemu, żeby poskładać 1-no bitowe sumatory z przeniesieniem w
    > VHDL'u w n-bitowy szeregowiec. Tylko po co?

    Panowie, ale to jest jezyk do projektowania sprzetu (nie tylko).

    W kazdym innym jezyku kompilator wykorzysta dostepny rozkaz procesora.
    A tu glowa projektanta w tym czy ma czas i moze byc poskladany
    kaskadowo z 1-bitowych, czy musi byc szybko i nie wazne ile
    tranzystorow/bramek/makrocel wyjdzie, byleby te 64 bity sie w 1 cyklu
    dodaly ...

    J.


Podziel się

Poleć ten post znajomemu poleć

Wydrukuj ten post drukuj


Następne wpisy z tego wątku

Najnowsze wątki z tej grupy


Najnowsze wątki

Szukaj w grupach

Eksperci egospodarka.pl

1 1 1

Wpisz nazwę miasta, dla którego chcesz znaleźć jednostkę ZUS.

Wzory dokumentów

Bezpłatne wzory dokumentów i formularzy.
Wyszukaj i pobierz za darmo: