Temat w zasadzie w stylu "lepsze są blondyny, czy rude?" Ja w zaparte jestem za
VHDL'em. Trochę trza się do tego przyzwyczaić, jest to tzw. "strong typed language" i
BARDZO DOBRZE !! Semantyka Veriloga jest trochę podobna do Pascala, ale BROŃ CIĘ
PANIE rozumować kategoriami programistycznymi w odniesieniu do HW.
Trza się przestawić na zupełnie inny poziom abstrakcji używając VHDL/Verilog, a
pisząc programy Pascal/C/C++. Co się tyczy opisu HW, zdecydowanie obstaję za VHDL.

A soft w większości przypadków trza skrobać w C/C++. A już TOTALNYM popaprańcem jest
typ "VOLATILE" !! Zalecany w aplikacjach ADC. Głupszej głupoty nie widziałem!! No
cheba, że przetwarzamy sygnał o nośnej paru Hertzów próbkowany z częstotliwością
pierdyljona Gigahertzów. Trochę przesadziłem, ale generalnie o to chodzi. Porządnej
demodulacji FM ja bym tak nie robił. A cholera wie jak se to kompilator z tym
pokombinował....

do góry

W dniu 16.08.2013 19:12, s...@g...com pisze:
> Temat w zasadzie w stylu "lepsze są blondyny, czy rude?" Ja w zaparte jestem za
VHDL'em. Trochę trza się do tego przyzwyczaić, jest to tzw. "strong typed language" i
BARDZO DOBRZE !! Semantyka Veriloga jest trochę podobna do Pascala, ale BROŃ CIĘ
PANIE rozumować kategoriami programistycznymi w odniesieniu do HW.
> Trza się przestawić na zupełnie inny poziom abstrakcji używając VHDL/Verilog, a
pisząc programy Pascal/C/C++. Co się tyczy opisu HW, zdecydowanie obstaję za VHDL.
>
> A soft w większości przypadków trza skrobać w C/C++. A już TOTALNYM popaprańcem
jest typ "VOLATILE" !! Zalecany w aplikacjach ADC. Głupszej głupoty nie widziałem!!
No cheba, że przetwarzamy sygnał o nośnej paru Hertzów próbkowany z częstotliwością
pierdyljona Gigahertzów. Trochę przesadziłem, ale generalnie o to chodzi. Porządnej
demodulacji FM ja bym tak nie robił. A cholera wie jak se to kompilator z tym
pokombinował....
>

Ano właśnie, dostałem w zeszłym roku taką śmieszną płytkę Lattice
MachX02 Pico Dev Kit. Chciałbym się tym trochę pobawić, ale jeśli chodzi
o FPGA/CPLD to jestem totalnie zielony, nigdy nie miałem z tym do
czynienia i nie bardzo wiem z której strony się do tego zabrać. Może
jakaś porada co będzie prostsze do ogarnięcia dla kogoś przyzwyczajonego
do C i 8 bitów?

--
Pozdrawiam
Jakub Rakus

do góry

W dniu piątek, 16 sierpnia 2013 22:52:16 UTC+2 użytkownik Jakub Rakus napisał:
> W dniu 16.08.2013 19:12, s...@g...com pisze:
>
> > Temat w zasadzie w stylu "lepsze są blondyny, czy rude?" Ja w zaparte jestem za
VHDL'em. Trochę trza się do tego przyzwyczaić, jest to tzw. "strong typed language" i
BARDZO DOBRZE !! Semantyka Veriloga jest trochę podobna do Pascala, ale BROŃ CIĘ
PANIE rozumować kategoriami programistycznymi w odniesieniu do HW.
>
> > Trza się przestawić na zupełnie inny poziom abstrakcji używając VHDL/Verilog, a
pisząc programy Pascal/C/C++. Co się tyczy opisu HW, zdecydowanie obstaję za VHDL.
>
> >
>
> > A soft w większości przypadków trza skrobać w C/C++. A już TOTALNYM popaprańcem
jest typ "VOLATILE" !! Zalecany w aplikacjach ADC. Głupszej głupoty nie widziałem!!
No cheba, że przetwarzamy sygnał o nośnej paru Hertzów próbkowany z częstotliwością
pierdyljona Gigahertzów. Trochę przesadziłem, ale generalnie o to chodzi. Porządnej
demodulacji FM ja bym tak nie robił. A cholera wie jak se to kompilator z tym
pokombinował....
>
> >
>
>
>
> Ano właśnie, dostałem w zeszłym roku taką śmieszną płytkę Lattice
>
> MachX02 Pico Dev Kit. Chciałbym się tym trochę pobawić, ale jeśli chodzi
>
> o FPGA/CPLD to jestem totalnie zielony, nigdy nie miałem z tym do
>
> czynienia i nie bardzo wiem z której strony się do tego zabrać. Może
>
> jakaś porada co będzie prostsze do ogarnięcia dla kogoś przyzwyczajonego
>
> do C i 8 bitów?
>
>

Z CPLD nigdy się nie bawiłem, bo i takiej potrzeby nie było. Jest to co prawda tanie,
ale zbyt wiele logiki do tego nie upchasz. Co się zaś tyczy FPGA, to zapomnij na
wstępie o C/C++ i wszelakich językach programowania. FPGA to nie jest procek na
którym możesz jakiś tam soft wyrzeźbić. FPGA jest to platforma hardwarowa, taka
'tabula rasa' na której możesz sobie w obrębie jej zasobów wystrugać dowolną logikę
bez lutownicy. Przy odpowiednio zasobnych FPGA nawet i procka, którego możesz dalej
oprogramiać. Jeżeli to Cię interesuje, zassaj sobie za darmola WebPack'a z
www.xilinx.com , i pobaw się najpierw projektowaniem byle czego z poziomu normalnego
schematu. Bramki, liczniki, sumatory i tym podobne pierdualia. Konkretne numery pinów
wejściowych i wyjściowych też sam określasz bez lutkolby (UCF-user constraint file).
Krótko mówiąc sam smarujesz se schemat tego co ma siedzieć w scalaku i co on ma
robić. Fajne, co nie?! Możesz se i procka w/g własnego pomysłu wystrugać!! A idąc
dalej w las, są właśnie takie narzędzia jak VHDL/Verilog - języki którymi opisujesz
co badziewie ma robić. Cholernie wygodne. Wyobraź sobie zaprojektowanie sumatora
n-bitowego na poziomie bramek. Jest trochę roboty..
A wystarczy napisać A<=B+C, resztę zrobi za Ciebie soft i zaimplementuje do wybranego
układu FPGA.

Generalnie nie ma się czego bać, ino przestaw myślenie z C na hardware. A najlepiej
na początek przygody z FPGA w ogóle zapomnij o wszelakich językach programowania. Bo
to zupełnie 2 różne zagadnienia.

Mam nadzieję, że trochę rozjaśniłem temat. Jakby cosik nie było jasne, śmiało pytaj
tutaj. Na miarę wiedzy postaram się doradzić.

do góry

W dniu 17.08.2013 22:30, s...@g...com pisze:
>
> Mam nadzieję, że trochę rozjaśniłem temat. Jakby cosik nie było jasne, śmiało pytaj
tutaj. Na miarę wiedzy postaram się doradzić.
>

To może jakiś przykład praktyczny co takiego można zrobić "łatwo" na
FPGA, co na zwykłym procku jest "trudne" (znaczy się zajmuje duuużo
linii kodu, długo się wykonuje i/lub mocno obciąża CPU jakimiś
mnożeniami i dzieleniami)?

--
Pozdrawiam
Jakub Rakus

do góry

> To może jakiś przykład praktyczny co takiego można zrobić "łatwo" na
> FPGA, co na zwykłym procku jest "trudne" (znaczy się zajmuje duuużo linii
> kodu, długo się wykonuje i/lub mocno obciąża CPU jakimiś mnożeniami i
> dzieleniami)?

Np. dowolnie konfigurowany moduł FFT, sterownik pamieci DDR czy dowolnie
konfigurowany interfejs PCI Express.


MiSter

do góry

W dniu 18.08.2013 18:02, MiSter pisze:
> > To mo?e jaki? przyk?ad praktyczny co takiego mo?na zrobi? "?atwo" na
>> FPGA, co na zwyk?ym procku jest "trudne" (znaczy si? zajmuje duuu?o linii
>> kodu, d?ugo si? wykonuje i/lub mocno obci??a CPU jakimi? mno?eniami i
>> dzieleniami)?
>
> Np. dowolnie konfigurowany modu? FFT, sterownik pamieci DDR czy dowolnie
> konfigurowany interfejs PCI Express.
>
>
> MiSter
>

A jakiś prosty analizator stanów logicznych dałoby radę łatwo na tym zrobić?

--
Pozdrawiam
Jakub Rakus

do góry

W dniu 18.08.2013 21:46, Jakub Rakus pisze:
>
> A jakiś prosty analizator stanów logicznych dałoby radę łatwo na tym
> zrobić?
>
Dobrze działające analizatory się TYLKO na "tym" robi. Wszelkie cuda na
AVR'ach i ogólnie sekwencyjnie przetwarzających uC to lepsze, bądź
gorsze zabawki. Siłą FPGA jest właśnie przetwarzanie równoległe bez
opóźnień - a tego na uC nie osiągniesz nigdy.

--
butek
Safety note: Don't put all your enriched uranium hexafluoride in one
bucket. Use at least two or three buckets and keep them in separate
corners of the room. This will prevent the premature build-up of a
critical mass.

do góry

W dniu 2013-08-16 19:12, s...@g...com pisze:
> Temat w zasadzie w stylu "lepsze są blondyny, czy rude?" Ja w zaparte jestem za
VHDL'em. Trochę trza się do tego przyzwyczaić, jest to tzw. "strong typed language" i
BARDZO DOBRZE !! Semantyka Veriloga jest trochę podobna do Pascala, ale BROŃ CIĘ
PANIE rozumować kategoriami programistycznymi w odniesieniu do HW.
> Trza się przestawić na zupełnie inny poziom abstrakcji używając VHDL/Verilog, a
pisząc programy Pascal/C/C++. Co się tyczy opisu HW, zdecydowanie obstaję za VHDL.
>
> A soft w większości przypadków trza skrobać w C/C++. A już TOTALNYM popaprańcem
jest typ "VOLATILE" !! Zalecany w aplikacjach ADC. Głupszej głupoty nie widziałem!!
No cheba, że przetwarzamy sygnał o nośnej paru Hertzów próbkowany z częstotliwością
pierdyljona Gigahertzów. Trochę przesadziłem, ale generalnie o to chodzi. Porządnej
demodulacji FM ja bym tak nie robił. A cholera wie jak se to kompilator z tym
pokombinował....
>

Hmm... ja też , ale może dla tego że na veriloga później trafiłem , a
może dlatego że VHDL dominował. Zobaczymy jak długo to potrwa bo już się
słyszy o językach wyższego poziomu.

Ale fakt, w jakimkolwiek HDL-u to trzeba mieć wyższy poziom abstrakcji
niż w C / C++.

Ale to długa historia.

Adam

do góry

W dniu 18.08.2013 22:36, butek pisze:
> W dniu 18.08.2013 21:46, Jakub Rakus pisze:
>>
>> A jakiś prosty analizator stanów logicznych dałoby radę łatwo na tym
>> zrobić?
>>
> Dobrze działające analizatory się TYLKO na "tym" robi. Wszelkie cuda na
> AVR'ach i ogólnie sekwencyjnie przetwarzających uC to lepsze, bądź
> gorsze zabawki. Siłą FPGA jest właśnie przetwarzanie równoległe bez
> opóźnień - a tego na uC nie osiągniesz nigdy.
>

No dobrze, to jeszcze jedno pytanie: czy ktoś poleciłby dobrą lekturę na
ten temat, taką co poprowadzi od podstaw do bardziej wymyślnych
projektów, może być angielskojęzyczna, bo jak widzę po naszemu niewiele
tego jest.

--
Pozdrawiam
Jakub Rakus

do góry

W dniu 2013-08-19 21:01, Jakub Rakus pisze:
> W dniu 18.08.2013 22:36, butek pisze:
>> W dniu 18.08.2013 21:46, Jakub Rakus pisze:
>>>
>>> A jakiś prosty analizator stanów logicznych dałoby radę łatwo na tym
>>> zrobić?
>>>
>> Dobrze działające analizatory się TYLKO na "tym" robi. Wszelkie cuda na
>> AVR'ach i ogólnie sekwencyjnie przetwarzających uC to lepsze, bądź
>> gorsze zabawki. Siłą FPGA jest właśnie przetwarzanie równoległe bez
>> opóźnień - a tego na uC nie osiągniesz nigdy.
>>
>
> No dobrze, to jeszcze jedno pytanie: czy ktoś poleciłby dobrą lekturę na
> ten temat, taką co poprowadzi od podstaw do bardziej wymyślnych
> projektów, może być angielskojęzyczna, bo jak widzę po naszemu niewiele
> tego jest.
>

No tu jest trochę kiepsko. O ile o samej składni jest tego dosyć sporo o
tyle o sprawach istotnych raczej mało.

Mówiąc o istotnych sprawach , mam na myśli: "Jak pisać żeby działało.."
Np bardzo mało podręczników czysto o VHDL lub verilogu mało mówi o
ogólnych zasadach takich jak synchronizacja sygnałów asynchronicznych
czy też o problemach w projektach gdzie występuje wiele asynchronicznych
zegarów.
Doświadczenie trzeba zebrać.

Adam

do góry