eGospodarka.pl
eGospodarka.pl poleca

eGospodarka.plGrupypl.misc.elektronikaVHDL vs. VerilogRe: VHDL vs. Verilog
  • Data: 2013-08-21 19:46:06
    Temat: Re: VHDL vs. Verilog
    Od: Mario <m...@...pl> szukaj wiadomości tego autora
    [ pokaż wszystkie nagłówki ]

    W dniu 2013-08-21 17:40, s...@g...com pisze:
    > W dniu środa, 21 sierpnia 2013 17:32:29 UTC+2 użytkownik Mario napisał:
    >
    >>
    >>
    >> Tia, tylko że w każdej książce autor podaje inne biblioteki. Każdą po
    >>
    >> kolei próbujesz, a taki np. Webpack ich nie ma. Jak już coś sobie
    >>
    >> sklecisz to nie masz pewności czy przy kolejnej wersji Webpacka
    >>
    >> zadziała prawidłowo konwersja projektu do nowszej wersji.
    >>
    >
    > Podaj konkretny przykład, podyskutujemy..
    >

    Problem trochę stary więc szczegółów nie pamiętam. Walczyłem z konwersją
    vector > uint i w drugą stronę. Funkcje do konwersji siedzą w dwóch
    różnych bibliotekach: arith i numeric. I nie wiem czemu są to całkiem
    różne funkcje. Bibliotyeki nawzajem się wykluczają. Numeric jest
    zalecana jako nowsza. Jednak żaden książkowy przykład z numeric nie
    udało mi się skompilować w ISE. W końcu zrobiłem to jakoś na arith. Ale
    pozostało mi wrażenie, że jak robią taki sformalizowany język ze
    sztywnym typowaniem, to kretyństwem jest robić chaos w czymś tak
    podstawowym jak konwersja typów.

    --
    pozdrawiam
    MD

Podziel się

Poleć ten post znajomemu poleć

Wydrukuj ten post drukuj


Następne wpisy z tego wątku

Najnowsze wątki z tej grupy


Najnowsze wątki

Szukaj w grupach

Eksperci egospodarka.pl

1 1 1

Wpisz nazwę miasta, dla którego chcesz znaleźć jednostkę ZUS.

Wzory dokumentów

Bezpłatne wzory dokumentów i formularzy.
Wyszukaj i pobierz za darmo: