eGospodarka.pl
eGospodarka.pl poleca

eGospodarka.plGrupypl.misc.elektronikaVHDL vs. VerilogRe: VHDL vs. Verilog
  • Data: 2013-08-21 17:33:33
    Temat: Re: VHDL vs. Verilog
    Od: s...@g...com szukaj wiadomości tego autora
    [ pokaż wszystkie nagłówki ]

    W dniu wtorek, 20 sierpnia 2013 21:27:57 UTC+2 użytkownik Sebastian Biały napisał:
    > On 2013-08-18 23:13, Adam Górski wrote:
    >
    > > Ale fakt, w jakimkolwiek HDL-u to trzeba mieć wyższy poziom abstrakcji
    >
    > > niż w C / C++.
    >
    >
    >
    > Rozwiń tą myśl, proszę. Z moich obserwacji jest dokladnie odwrotnie - to
    >
    > dopiero od kilku lat w HDLu ktoś ruszyl dupę i zobaczył techniki
    >
    > programistyczne głównie oparte o abstrakcje z przed dzesięcioleci, do
    >
    > tej pory odkrywali głównie kwadratowe koła.

    Kolega miał zapewne co innego na myśli pisząc o poziomie abstrakcji (ja zresztą też).
    Dajmy na to taki kod w języku C:

    a=b+c;
    d=a+e;

    A teraz te same 2 linijki w odwrotnej kolejności:

    d=a+e;
    a=b+c;

    Zgodzisz się, że wynik w zmiennej "d" w obu przypadkach może być różny. W VHDL'u nie
    ma znaczenia kolejność zapisu. Kolejne linijki kodu opisują operacje na sygnałach i
    "połączenia" między sygnałami. Stąd:

    1) a<=b+c;
    d<=a+e;

    2) d<=a+e;
    a<=b+c;

    to jeden i ten sam pieron!

Podziel się

Poleć ten post znajomemu poleć

Wydrukuj ten post drukuj


Następne wpisy z tego wątku

Najnowsze wątki z tej grupy


Najnowsze wątki

Szukaj w grupach

Eksperci egospodarka.pl

1 1 1

Wpisz nazwę miasta, dla którego chcesz znaleźć jednostkę ZUS.

Wzory dokumentów

Bezpłatne wzory dokumentów i formularzy.
Wyszukaj i pobierz za darmo: