eGospodarka.pl
eGospodarka.pl poleca

eGospodarka.plGrupypl.misc.elektronikaVHDL vs. VerilogRe: VHDL vs. Verilog
  • Data: 2013-08-21 18:59:13
    Temat: Re: VHDL vs. Verilog
    Od: Sebastian Biały <h...@p...onet.pl> szukaj wiadomości tego autora
    [ pokaż wszystkie nagłówki ]

    On 2013-08-20 22:57, s...@g...com wrote:
    >>> A wystarczy napisać A<=B+C
    >> Tak, to faktycznie bardzo proste do pierwszego pytania: a to ma być
    >> unsigned, 1C, 2C czy może w kodzie Graya (i którym) i czy sumator ma być
    >> może szeregowy czy może równoległy?
    > Sprawa jest identyczna jak w każdym innym języku.

    Nie jest. Polemizuje z twoja opinią jakoby było to proste. W językach
    opisu sprzętu nic nie jest proste zaczynając od dodawania ...


    > Jeżeli dajmy na to napiszemy w Pascalu a:=b+c;

    ... to pracujesz na architekturze i języku który doskonale definiuje co
    to jest dodawanie. W sprzęcie zazwyczaj nie definiujesz tego w sposób
    uniwersalny bo tam są czasem zagadnienia typu "jak dodać 3 druty w 2C do
    4 drutów Unsigned, przy czym wiadomo że mam 3 cykle zegara a w dodaku na
    wyjściu może być mały hazard bo i tak mam zatrzask". Porownanie do
    języków typu Pascal jest zwodnicze. To nie dziala tak samo mimo
    podobnych składni.

Podziel się

Poleć ten post znajomemu poleć

Wydrukuj ten post drukuj


Następne wpisy z tego wątku

Najnowsze wątki z tej grupy


Najnowsze wątki

Szukaj w grupach

Eksperci egospodarka.pl

1 1 1

Wpisz nazwę miasta, dla którego chcesz znaleźć jednostkę ZUS.

Wzory dokumentów

Bezpłatne wzory dokumentów i formularzy.
Wyszukaj i pobierz za darmo: