eGospodarka.pl
eGospodarka.pl poleca

eGospodarka.plGrupypl.misc.elektronikaVHDL vs. Verilog - luźny tematVHDL vs. Verilog - luźny temat
  • Data: 2015-03-28 13:35:44
    Temat: VHDL vs. Verilog - luźny temat
    Od: s...@g...com szukaj wiadomości tego autora
    [ pokaż wszystkie nagłówki ]

    Jakie jest Wasze zdanie? Ja jestem zwolennikiem VHDL. Dlaczego? Ano dlatego, że jest
    to forma opisu sprzętowego, która jest zaliczana do tzw. "strong typed language". I
    na poziomie syntezy nie pozwoli np. na przypisanie wartości z szyny a(n:0) do szyny
    b(m:0) (m=/=n). Nie zezwoli też VHDL na inkrementowanie sygnału wyjściowego - jest to
    w pełni logiczne. W Verilogu takie "numery" są możliwe, ale potem debugowanie tego
    burdelu to już inna bajka...

Podziel się

Poleć ten post znajomemu poleć

Wydrukuj ten post drukuj


Następne wpisy z tego wątku

Najnowsze wątki z tej grupy


Najnowsze wątki

Szukaj w grupach

Eksperci egospodarka.pl

1 1 1

Wpisz nazwę miasta, dla którego chcesz znaleźć jednostkę ZUS.

Wzory dokumentów

Bezpłatne wzory dokumentów i formularzy.
Wyszukaj i pobierz za darmo: