Jakie jest Wasze zdanie? Ja jestem zwolennikiem VHDL. Dlaczego? Ano dlatego, że jest
to forma opisu sprzętowego, która jest zaliczana do tzw. "strong typed language". I
na poziomie syntezy nie pozwoli np. na przypisanie wartości z szyny a(n:0) do szyny
b(m:0) (m=/=n). Nie zezwoli też VHDL na inkrementowanie sygnału wyjściowego - jest to
w pełni logiczne. W Verilogu takie "numery" są możliwe, ale potem debugowanie tego
burdelu to już inna bajka...

do góry

On 2015-03-28 13:35, s...@g...com wrote:
> W Verilogu takie "numery" są możliwe, ale potem debugowanie tego burdelu to już
inna bajka...

W Verilogu obecnie istnieją techniki zapewniania jakości kodu którym się
nie śniło w VHDLu.

Verilog jest gówniany, ale okazało się że silne typowanie to nie
wszystko. Obecnie VHDL jest w tyle.

do góry

W dniu sobota, 28 marca 2015 16:23:12 UTC+1 użytkownik Sebastian Biały napisał:
> On 2015-03-28 13:35, s...@g...com wrote:
> > W Verilogu takie "numery" są możliwe, ale potem debugowanie tego burdelu to już
inna bajka...
>
> W Verilogu obecnie istnieją techniki zapewniania jakości kodu którym się
> nie śniło w VHDLu.


Jakie? Wal konkretami!!

Być może masz rację. Możesz dać jakiś przykład?

jasne że tak!! a <= b or c; Byle burok zrozumie o co chodzi. A teraz zapisz to samo w
Verilogu. Jak notacji "krzakowej" ktoś nie pamięta, to poopa blada.

>
> Verilog jest gówniany, ale okazało się że silne typowanie to nie
> wszystko.

Uzasadnij!!

Obecnie VHDL jest w tyle.

Uzasadnij!!

do góry

On 2015-03-29 01:36, s...@g...com wrote:
>>> W Verilogu takie "numery" są możliwe, ale potem debugowanie tego burdelu to już
inna bajka...
>> W Verilogu obecnie istnieją techniki zapewniania jakości kodu którym się
>> nie śniło w VHDLu.
> Jakie? Wal konkretami!!

a) skomplikowane randomizacje testów
b) testy jednostkowe (okolice UVM)
c) covergroup
d) klasy w testbenchach

> Być może masz rację. Możesz dać jakiś przykład?

http://www.amazon.com/s/ref=nb_sb_noss/177-3540345-0
392701?url=search-alias%3Daps&field-keywords=uvm

*WSZYSCY* obecnie przechodzą na UVM. Nie mam na myśli hobbystów od
migania diodami.

> jasne że tak!! a <= b or c; Byle burok zrozumie o co chodzi.
> A teraz zapisz to samo w Verilogu. Jak notacji "krzakowej" ktoś nie pamięta, to
poopa blada.

Istnieją fundamentalne różnice w zasadzie działania przypisań w Verilogu
i VHDLu które powodują że Verilog jest językiem z wbudowanym hazardem.
Jest to powazny problem. Cała reszta szumu składniowego jest kompletnie
nieistotna i sugerował bym mniejsze podniecanie się jak i co zapisać bo
to nie jest ważne. Tym bardziej że istnieje kilka symulatorów mixed.

>> Verilog jest gówniany, ale okazało się że silne typowanie to nie
>> wszystko.
> Uzasadnij!!

Bo jeśli wyjdziesz poza etap migania diodą to pojawia się pytanie "a jak
testować". I VHDL ma kiepskie odpowiedzi na to pytanie. Ogólnie komitety
standaryzujące VHDLa mają ogromną bezwładność. W przypadku System
Veriloga mamy którąś-już-tam iterację UVM. Cała masa producentów
dostarcza środowiska do konkurencyjnego testowania, gromadzenia wyników,
śledzenia historii i wysowania wykresów z postępami w projekcie. UVM
ładnie się tu komponuje. Język jest bardziej elastyczny ale i standard
mniej formalny a bardziej przemysłowy.

> Obecnie VHDL jest w tyle.
> Uzasadnij!!

Świat EDA oszalał bo dowiedział się że istnieję inne metody testowania
jakości (lepsze) niż gapienie się 10 brodatych elektroników w schemat.
Lepiej późno niż wcale.

Niestety skutkiem ubocznym jest sraczka ficzerowa w SystemVerilogu i
destablizacja języka.

VHDL oparty jest o Adę (w stopniu gdzie przepisali literka w literkę
standard ady w 90%). Ponieważ standard zalano betonem to trudno
przypuszczać że zacznie się rozwijać rownie dynamicznie jak SV.

Innymi słowy: co z tego że Ada/VHDL jest językiem bezpieczniejszym skoro
nikt nie przykładał dużej wagi do testowania? O kilogramach boilerplate
w kodzie też warto wspomnieć.

Verilog to g. Niestety obecnie na topie.

do góry

On 2015-03-29 11:20, Sebastian Biały wrote:
> Istnieją fundamentalne różnice w zasadzie działania przypisań w Verilogu
> i VHDLu które powodują że Verilog jest językiem z wbudowanym hazardem.

Tutaj szczegóły:

http://www.sigasi.com/content/vhdls-crown-jewel

do góry

On Sun, 29 Mar 2015 11:20:23 +0200, Sebastian
Biały<h...@p...onet.pl> wrote:
> Jest to powazny problem. Cała reszta szumu składniowego jest
kompletnie
> nieistotna i sugerował bym mniejsze podniecanie się jak i co
zapisać bo
> to nie jest ważne. Tym bardziej że istnieje kilka symulatorów mixed.

Wiesz, jak Stachowi nawet składnia C jest "nieprzyjazna" to o czym
mowa.... :-)

--
Marek

do góry

On 28.03.2015 13:35, s...@g...com wrote:
> Jakie jest Wasze zdanie? Ja jestem zwolennikiem VHDL. Dlaczego? Ano dlatego, że
jest to forma opisu sprzętowego, która jest zaliczana do tzw. "strong typed
language". I na poziomie syntezy nie pozwoli np. na przypisanie wartości z szyny
a(n:0) do szyny b(m:0) (m=/=n). Nie zezwoli też VHDL na inkrementowanie sygnału
wyjściowego - jest to w pełni logiczne. W Verilogu takie "numery" są możliwe, ale
potem debugowanie tego burdelu to już inna bajka...
>

A ja mam serdecznie dość VHDL. Dłubę się już z jednym projektem od
dłuższego czasu i rzygać mi się chce przy każdym podejściu. Żeby tylko
to skończyć i nigdy więcej nie wracać. Wiem, że języki opisu sprzętu w
niektórych zastosowaniach są bezkonkurencyjne, ale chyba jednak wolę
pozostać na ziemi i przy C/ASM.

--
Pozdrawiam
Jakub Rakus

do góry

W dniu 2015-03-29 o 20:39, Jakub Rakus pisze:
> On 28.03.2015 13:35, s...@g...com wrote:
>> Jakie jest Wasze zdanie? Ja jestem zwolennikiem VHDL. Dlaczego? Ano
>> dlatego, że jest to forma opisu sprzętowego, która jest zaliczana do
>> tzw. "strong typed language". I na poziomie syntezy nie pozwoli np. na
>> przypisanie wartości z szyny a(n:0) do szyny b(m:0) (m=/=n). Nie
>> zezwoli też VHDL na inkrementowanie sygnału wyjściowego - jest to w
>> pełni logiczne. W Verilogu takie "numery" są możliwe, ale potem
>> debugowanie tego burdelu to już inna bajka...
>>
>
> A ja mam serdecznie dość VHDL. Dłubę się już z jednym projektem od
> dłuższego czasu i rzygać mi się chce przy każdym podejściu. Żeby tylko
> to skończyć i nigdy więcej nie wracać. Wiem, że języki opisu sprzętu w
> niektórych zastosowaniach są bezkonkurencyjne, ale chyba jednak wolę
> pozostać na ziemi i przy C/ASM.
>

Mam podobne wrażenia :)

--
pozdrawiam
MD

do góry

>
> Obecnie VHDL jest w tyle.
>
> Uzasadnij!!
>
Przykład praktyczny:
Poważna firma tworzyła swoje IPCore przez lata w VHDL .
Od pewnego czasu byli zmuszeni się przesiąść na Verilog. Co dla dużej
firmy nie jest takie proste... Setki IPCore, testów itp.
Po prostu wymusił to rynek.

Tak więc rada dla młodych modelarzy, którzy chcą pracować w poważnych
firmach: nie zawracajcie sobie głowy VHDL.

MiSter

do góry

Użytkownik "Mario" napisał w wiadomości grup
dyskusyjnych:mf9qfm$mi4$...@m...internetia.pl...
W dniu 2015-03-29 o 20:39, Jakub Rakus pisze:
>> A ja mam serdecznie dość VHDL. Dłubę się już z jednym projektem od
>> dłuższego czasu i rzygać mi się chce przy każdym podejściu. Żeby
>> tylko
>> to skończyć i nigdy więcej nie wracać. Wiem, że języki opisu
>> sprzętu w
>> niektórych zastosowaniach są bezkonkurencyjne, ale chyba jednak
>> wolę
>> pozostać na ziemi i przy C/ASM.

>Mam podobne wrażenia :)

Panowie, ale porownujecie jablka z koszulami.

To nie ma nic wspolnego, poza tym ze nazywa sie "jezyk".

Bez VHDL/Veriloga nie bedzie procesow, na ktorych mozna by ten ASM/C
uprawiac :-)

J.

do góry