eGospodarka.pl
eGospodarka.pl poleca

eGospodarka.plGrupypl.misc.elektronikaVHDL vs. Verilog - luźny tematRe: VHDL vs. Verilog - luźny temat
  • Data: 2015-03-29 15:25:38
    Temat: Re: VHDL vs. Verilog - luźny temat
    Od: Marek <f...@f...com> szukaj wiadomości tego autora
    [ pokaż wszystkie nagłówki ]

    On Sun, 29 Mar 2015 11:20:23 +0200, Sebastian
    Biały<h...@p...onet.pl> wrote:
    > Jest to powazny problem. Cała reszta szumu składniowego jest
    kompletnie
    > nieistotna i sugerował bym mniejsze podniecanie się jak i co
    zapisać bo
    > to nie jest ważne. Tym bardziej że istnieje kilka symulatorów mixed.

    Wiesz, jak Stachowi nawet składnia C jest "nieprzyjazna" to o czym
    mowa.... :-)

    --
    Marek

Podziel się

Poleć ten post znajomemu poleć

Wydrukuj ten post drukuj


Następne wpisy z tego wątku

Najnowsze wątki z tej grupy


Najnowsze wątki

Szukaj w grupach

Eksperci egospodarka.pl

1 1 1

Wpisz nazwę miasta, dla którego chcesz znaleźć jednostkę ZUS.

Wzory dokumentów

Bezpłatne wzory dokumentów i formularzy.
Wyszukaj i pobierz za darmo: