eGospodarka.pl
eGospodarka.pl poleca

eGospodarka.plGrupypl.misc.elektronikaVHDL vs. Verilog - luźny tematRe: VHDL vs. Verilog - luźny temat
  • Data: 2015-03-30 12:40:30
    Temat: Re: VHDL vs. Verilog - luźny temat
    Od: "J.F." <j...@p...onet.pl> szukaj wiadomości tego autora
    [ pokaż wszystkie nagłówki ]

    Użytkownik "Mario" napisał w wiadomości grup
    dyskusyjnych:mf9qfm$mi4$...@m...internetia.pl...
    W dniu 2015-03-29 o 20:39, Jakub Rakus pisze:
    >> A ja mam serdecznie dość VHDL. Dłubę się już z jednym projektem od
    >> dłuższego czasu i rzygać mi się chce przy każdym podejściu. Żeby
    >> tylko
    >> to skończyć i nigdy więcej nie wracać. Wiem, że języki opisu
    >> sprzętu w
    >> niektórych zastosowaniach są bezkonkurencyjne, ale chyba jednak
    >> wolę
    >> pozostać na ziemi i przy C/ASM.

    >Mam podobne wrażenia :)

    Panowie, ale porownujecie jablka z koszulami.

    To nie ma nic wspolnego, poza tym ze nazywa sie "jezyk".

    Bez VHDL/Veriloga nie bedzie procesow, na ktorych mozna by ten ASM/C
    uprawiac :-)

    J.

Podziel się

Poleć ten post znajomemu poleć

Wydrukuj ten post drukuj


Następne wpisy z tego wątku

Najnowsze wątki z tej grupy


Najnowsze wątki

Szukaj w grupach

Eksperci egospodarka.pl

1 1 1

Wpisz nazwę miasta, dla którego chcesz znaleźć jednostkę ZUS.

Wzory dokumentów

Bezpłatne wzory dokumentów i formularzy.
Wyszukaj i pobierz za darmo: