On 2015-03-29 01:36, s...@g...com wrote:
>>> W Verilogu takie "numery" są możliwe, ale potem debugowanie tego burdelu to już
inna bajka...
>> W Verilogu obecnie istnieją techniki zapewniania jakości kodu którym się
>> nie śniło w VHDLu.
> Jakie? Wal konkretami!!

a) skomplikowane randomizacje testów
b) testy jednostkowe (okolice UVM)
c) covergroup
d) klasy w testbenchach

> Być może masz rację. Możesz dać jakiś przykład?

http://www.amazon.com/s/ref=nb_sb_noss/177-3540345-0
392701?url=search-alias%3Daps&field-keywords=uvm

*WSZYSCY* obecnie przechodzą na UVM. Nie mam na myśli hobbystów od
migania diodami.

> jasne że tak!! a <= b or c; Byle burok zrozumie o co chodzi.
> A teraz zapisz to samo w Verilogu. Jak notacji "krzakowej" ktoś nie pamięta, to
poopa blada.

Istnieją fundamentalne różnice w zasadzie działania przypisań w Verilogu
i VHDLu które powodują że Verilog jest językiem z wbudowanym hazardem.
Jest to powazny problem. Cała reszta szumu składniowego jest kompletnie
nieistotna i sugerował bym mniejsze podniecanie się jak i co zapisać bo
to nie jest ważne. Tym bardziej że istnieje kilka symulatorów mixed.

>> Verilog jest gówniany, ale okazało się że silne typowanie to nie
>> wszystko.
> Uzasadnij!!

Bo jeśli wyjdziesz poza etap migania diodą to pojawia się pytanie "a jak
testować". I VHDL ma kiepskie odpowiedzi na to pytanie. Ogólnie komitety
standaryzujące VHDLa mają ogromną bezwładność. W przypadku System
Veriloga mamy którąś-już-tam iterację UVM. Cała masa producentów
dostarcza środowiska do konkurencyjnego testowania, gromadzenia wyników,
śledzenia historii i wysowania wykresów z postępami w projekcie. UVM
ładnie się tu komponuje. Język jest bardziej elastyczny ale i standard
mniej formalny a bardziej przemysłowy.

> Obecnie VHDL jest w tyle.
> Uzasadnij!!

Świat EDA oszalał bo dowiedział się że istnieję inne metody testowania
jakości (lepsze) niż gapienie się 10 brodatych elektroników w schemat.
Lepiej późno niż wcale.

Niestety skutkiem ubocznym jest sraczka ficzerowa w SystemVerilogu i
destablizacja języka.

VHDL oparty jest o Adę (w stopniu gdzie przepisali literka w literkę
standard ady w 90%). Ponieważ standard zalano betonem to trudno
przypuszczać że zacznie się rozwijać rownie dynamicznie jak SV.

Innymi słowy: co z tego że Ada/VHDL jest językiem bezpieczniejszym skoro
nikt nie przykładał dużej wagi do testowania? O kilogramach boilerplate
w kodzie też warto wspomnieć.

Verilog to g. Niestety obecnie na topie.