Re: VHDL vs. Verilog - luźny temat - Grupy dyskusyjne w eGospodarka.pl

eGospodarka.pl › Grupy › pl.misc.elektronika › VHDL vs. Verilog - luźny temat › Re: VHDL vs. Verilog - luźny temat

Path: news-archive.icm.edu.pl!agh.edu.pl!news.agh.edu.pl!newsfeed2.atman.pl!newsfeed.
atman.pl!.POSTED!not-for-mail
From: Jakub Rakus <s...@o...pl>
Newsgroups: pl.misc.elektronika
Subject: Re: VHDL vs. Verilog - luźny temat
Date: Sun, 29 Mar 2015 20:39:06 +0200
Organization: ATMAN - ATM S.A.
Lines: 13
Message-ID: <mf9gsb$1h0$1@node1.news.atman.pl>
References: <d...@g...com>
NNTP-Posting-Host: staticline-31-182-81-175.toya.net.pl
Mime-Version: 1.0
Content-Type: text/plain; charset=iso-8859-2; format=flowed
Content-Transfer-Encoding: 8bit
X-Trace: node1.news.atman.pl 1427654347 1568 31.182.81.175 (29 Mar 2015 18:39:07 GMT)
X-Complaints-To: u...@a...pl
NNTP-Posting-Date: Sun, 29 Mar 2015 18:39:07 +0000 (UTC)
User-Agent: Mozilla/5.0 (X11; Linux x86_64; rv:31.0) Gecko/20100101
Thunderbird/31.5.0
In-Reply-To: <d...@g...com>
Xref: news-archive.icm.edu.pl pl.misc.elektronika:679752
[ ukryj nagłówki ]
On 28.03.2015 13:35, s...@g...com wrote:
> Jakie jest Wasze zdanie? Ja jestem zwolennikiem VHDL. Dlaczego? Ano dlatego, że
jest to forma opisu sprzętowego, która jest zaliczana do tzw. "strong typed
language". I na poziomie syntezy nie pozwoli np. na przypisanie wartości z szyny
a(n:0) do szyny b(m:0) (m=/=n). Nie zezwoli też VHDL na inkrementowanie sygnału
wyjściowego - jest to w pełni logiczne. W Verilogu takie "numery" są możliwe, ale
potem debugowanie tego burdelu to już inna bajka...
>

A ja mam serdecznie dość VHDL. Dłubę się już z jednym projektem od
dłuższego czasu i rzygać mi się chce przy każdym podejściu. Żeby tylko
to skończyć i nigdy więcej nie wracać. Wiem, że języki opisu sprzętu w
niektórych zastosowaniach są bezkonkurencyjne, ale chyba jednak wolę
pozostać na ziemi i przy C/ASM.

--
Pozdrawiam
Jakub Rakus