od zawsze zastanawiało mnie to co sie stanie z prockiem, gdy próbkowanie
sygnału cyfrowego na wejściu trafi na zbocze którego aktualna wartość
napięcia będzie równa napięciu przełączenia bramki... Ktoś wie?

do góry

Nic się nie stanie.

Użytkownik "Ministerstwo Propagandy" <...@...s> napisał w wiadomości
news:khfpsl$emg$1@node1.news.atman.pl...
> od zawsze zastanawiało mnie to co sie stanie z prockiem, gdy próbkowanie
> sygnału cyfrowego na wejściu trafi na zbocze którego aktualna wartość
> napięcia będzie równa napięciu przełączenia bramki... Ktoś wie?
>

do góry

W dniu 09.03.2013 18:01, Ministerstwo Propagandy pisze:
> od zawsze zastanawiało mnie to co sie stanie z prockiem, gdy próbkowanie
> sygnału cyfrowego na wejściu trafi na zbocze którego aktualna wartość
> napięcia będzie równa napięciu przełączenia bramki... Ktoś wie?
>
Zapewne nic szczególnego, nie spodziewaj się eksplodujących z tego
powodu urządzeń.
Pytanie pomocnicze - co dzieje się z najprostszą w świecie bramką NOT
CMOS (taką złożoną z dwóch tranzystorów) gdy na wejście podasz napięcie
równe napięciu przełączenia?

--
Pozdrawiam
Jakub Rakus

do góry

Problem zwie się "metastabilność" i jak najbardziej zdarza się w
praktyce. Bramka to może prosty przypadek, ale już zachowanie
przerzutnika może być trudniejsze do przewidzenia. W końcu jakiś stan
mu się ustali, ale może to potrwać dłużej niż zwykle. Stąd
specyfikacje setup/hold time (jak długo przed/po zboczu zegara należy
zapewnić stabilne stany wejść). Dotyczy nie tylko uC, w sumie
wszystkiego od prostej logiki do FPGA. Czasem np. odczytywanie "w
locie" timera 8254 w PC-tach potrafi dawać dziwne wyniki, zależnie od
chipsetu.

do góry

On 10.03.2013 12:50, M wrote:
> Problem zwie się "metastabilność" i jak najbardziej zdarza się w
> praktyce.

Zgadza się.

> Bramka to może prosty przypadek,

W typowym cyfrowym układzie oznacza to zazwyczaj jedynie przekłamany
odczyt. W stopniu mocy (1/2 mostka H to przecież CMOS NOT) oznacza to
już dość widowiskowe fajerwerki bo oba tranzystory znajdują się w
zakresie liniowym.

W uC też zresztą powoduje to zwiększony pobór prądu, dlatego należy ...
(no nie, nie będziemy identyfikatorowi zastępować tych znienawidzonych
studiów ;) ).

> ale już zachowanie
> przerzutnika może być trudniejsze do przewidzenia. W końcu jakiś stan
> mu się ustali, ale może to potrwać dłużej niż zwykle.

Dlatego kiedyś tak często były spotykane wejścia Schmitta.

> Stąd
> specyfikacje setup/hold time (jak długo przed/po zboczu zegara należy
> zapewnić stabilne stany wejść).

E-e. To już kwestia czasów propagacji a nie czasu przełączania: Sygnał
na wejściu musi się przeprogramować przez jakąś sieć bramek, sygnał
zegara również. Setup time to czas potrzebny aby ustalił się stan na
najbardziej "odległym" predykacie. (Jak zegar przyjdzie wcześniej to
wewnętrznie zostanie zatrzaśnięty np nowy stan linii A, ale stary stan
wyrażenia (A and B) co spowoduje kolejne błędy w obliczeniach.) Hold
time działa w drugą stronę - zanim sygnał zegarowy zdąży się
rozpropagować i zatrzasnąć stan A to już będzie tam nowa wartość.


--
Pozdrawiam
Michoo

do góry

W dniu 10.03.2013 14:55, Michoo pisze:
> W typowym cyfrowym układzie oznacza to zazwyczaj jedynie przekłamany
> odczyt. W stopniu mocy (1/2 mostka H to przecież CMOS NOT) oznacza to
> już dość widowiskowe fajerwerki bo oba tranzystory znajdują się w
> zakresie liniowym.
Dlatego też w napędach, przetwornicach, falownikach itepe dokłada się
pewien niewielki 'dead time' co by temu zapobiec. Aczkolwiek bez niego
też tak od razu fajerwerk się nie pojawi, najpierw będzie grzanie i
zwiększony pobór prądu. Ale co ja się będę właściwie produkował... niech
sobie pytający z ministerstwa identyfikatorów doczyta/dostudiuje...

--
Pozdrawiam
Jakub Rakus

do góry