"Jerry1111" <j...@w...pl.pl.wp> wrote in message
news:h0dot6$pqp$1@news.onet.pl...
> Pszemol wrote:
>> Załóżmy że interesuje Was uzyskanie stabilnego przebiegu zegarowego
>> 80.0000MHz
>> Pracujecie z FPGA i taktujecie tym zegarem zatrzaski zbierające dane i
>> CPU.
>> Pracujemy z oscylatorem kwarcowym w standardzie +/-50ppm bez termostatu:
>> http://www.ctscorp.com/components/Datasheets/008-025
6-0_F.pdf
>>
>> Macie do wyboru dwie opcje:
>>
>> 1. zasilić procesor i FPGA z zatrzaskami bezpośrednio z kwarca/oscylatora
>> 80MHz.
>> 2. wpuścić do FPGA sygnał z kwarca 10MHz i pomnożyć go wewnątrz FPGA na
>> PLL.
>
> Jak chcesz uzyc oscylator bezposrednio, to musisz sobie cos dolozyc do
> sprawdzania czy juz wystartowal (albo odpowiednio opoznic reset). Jak
> uzyjesz PLL to sie to robi z wyjscia 'locked'.
> Nigdy z PLL w Alterach nie mialem problemu.

Tak jest, dzięki za tą uwagę.
Reset jest z definicji opóźniony przez RTC o 200ms - sądzę że oscylator
już za ten czas będzie stabilny. Ale sprawdzę to.

Co do "problemów" to ja tez nie mam :-) Ale mi gostek z "quality controll"
zarzuca że w moim nowym produkcie zegar pływa bardziej niż w starym
co to chodził na kwarcu 64MHz "wprost". Mogę mu to samo na szybko
zrobić w FPGA, podmienię kwarca 10 na 80 i niech się bawi w sprawdzanie ;-)

> Aha - chcesz miec 80.0000MHz (zakladam ze chcesz miec to z dokladnoscia do
> 100Hz, co jest 1ppm), wiec z podanym oscylatorem to niemozliwe jest. IMHO
> 50ppm z 80MHz to 4kHz.

No jasne, napisałem sobie o jedno zero za dużo :-)