On Fri, 5 Jun 2009 13:55:04 -0500, Pszemol wrote:
>Załóżmy że interesuje Was uzyskanie stabilnego przebiegu zegarowego
>80.0000MHz
>Pracujecie z FPGA i taktujecie tym zegarem zatrzaski zbierające dane i CPU.
>Pracujemy z oscylatorem kwarcowym w standardzie +/-50ppm bez termostatu:
>http://www.ctscorp.com/components/Datasheets/008-02
56-0_F.pdf
>
>Która opcja lepsza i dlaczego? Na pierwszy rzut oka opcja z PLL ma dodatkowe
>komponenty wnoszące jitter, wahania temperaturowe, więc powinna być gorsza.

Wahania temperaturowe beda tu bez znaczenia.

PLL polepsza stabilnosc jesli stabilnosc krotkokresowa wewnetrznego
generatora jest lepsza niz czestotliwosci odniesienia.

Na oko tu bedzie odwrotnie.

J.