-
Data: 2015-05-23 15:00:54
Temat: Re: VHDL - checa przy symulacji
Od: MiSter <U...@w...pl> szukaj wiadomości tego autora
[ pokaż wszystkie nagłówki ]
>
>> C<=Cs(10 downto 0); wywal poza proces. Albo Cs zrób jako variable
>> wewnątrz procesu.
>
> Pomogło, ale dalej nie kojarzę dlaczego w oryginalnej wersji takie jaja..
>>
W sprzęcie by zadziałało poprawnie, w symulacji przypisanie następuje w
następnej delcie...
Takie przypisania robi się w procesie współbieżnym, czyli na zewnątrz
lub jako variable jak zasugerował kolega Jakub.
Pozdrawiam
MiSter
Następne wpisy z tego wątku
- 23.05.15 16:35 Jakub Rakus
Najnowsze wątki z tej grupy
- "ogrodowa linia napowietrzna"
- jaki zasilacz laboratoryjny
- jaki zasilacz laboratoryjny
- Puszka w ziemię
- T-1000 was here
- Ściąganie hasła frezem
- Koszyk okrągły, walec 3x AA, na duże paluszki R6
- Brak bolca ochronnego ładowarki oznacza pożar
- AMS spalony szybkim zasilaczem USB
- stalowe bezpieczniki
- Wyświtlacz ramki cyfrowej
- bateria na żądanie
- pradnica krokowa
- Nieustający podziw...
- Coś dusi.
Najnowsze wątki
- 2025-02-04 podpisywanie umów z datą wsteczną
- 2025-02-04 Radio internetowe do starego Androida
- 2025-02-04 "ogrodowa linia napowietrzna"
- 2025-02-04 Warszawa => Senior Account Manager <=
- 2025-02-03 Awaria BNP Paribas
- 2025-02-03 kryminalni i dochodzeniowcy
- 2025-02-03 Szczecin => Senior Field Sales (system ERP) <=
- 2025-02-03 Bydgoszcz => Specjalista ds. Sprzedaży (transport drogowy) <=
- 2025-02-03 jaki zasilacz laboratoryjny
- 2025-02-03 jaki zasilacz laboratoryjny
- 2025-02-03 Puszka w ziemię
- 2025-02-03 Białystok => Full Stack web developer (obszar .Net Core, Angular6+) <
- 2025-02-03 Kraków => Programista Full Stack .Net <=
- 2025-02-03 Kraków => MS Dynamics 365BC/NAV Developer <=
- 2025-02-03 Bez żadnego trybu