eGospodarka.pl
eGospodarka.pl poleca

eGospodarka.plGrupypl.misc.elektronikaverilog początki co żle?Re: verilog początki co żle?
  • Data: 2011-05-03 18:15:20
    Temat: Re: verilog początki co żle?
    Od: ToTylkoJa <m...@n...chce.tego.poczta.fm> szukaj wiadomości tego autora
    [ pokaż wszystkie nagłówki ]

    Użytkownik Michoo napisał:
    [ciach]

    >
    >> input in,
    >> output [3:0] out,
    > Jesteś pewien, że in i out nie powinny mieć takiej samej szerokości?
    Wstyd sie przyznac błąd przy przepisywaniu książki. Już poprawiłem in
    oraz out mają tą samą szerokość ale błąd jest nadal generowany. Tym
    razem tak jak w moim liczniku dla wszystkich wyjść od out<3> do out<0>
    nadal jest:'Xst:528 - Multi-source in Unit <licz_ksiazka> on signal
    <out<3>>; this signal is connected to multiple drivers.' i tak jeszcze 3
    linijki dla out<2> ,... aż do out<0>

    > Powyżej masz dwa "procesy" w których przypisujesz out_data (a więc
    > pośrednio out) - w pierwszym całe out(3 downto 0) a w drugim samo
    > out(3). Coś takiego się nie syntetyzuje bo kompilator nie wie co zrobić
    Już to poprawiłem. Wychodzi mi że kompilator nie chce przyjąć dwóch
    procesów (always @). Zaremowanie linijek od resetu asynchronicznego lub
    właściwego zlicznia pomaga. Tyle że nigdzie nie przeczytałem że nie może
    być kilku bloków od innych warunków. Poza tym ktoś w książce podał zły
    (niekompilowalny) przykład? Zastanawiam się czy ten web ISE nie ma jakiś
    ograniczeń, lub ja go źle skonfigurowałem.

    pozdrawiam MArek

Podziel się

Poleć ten post znajomemu poleć

Wydrukuj ten post drukuj


Następne wpisy z tego wątku

Najnowsze wątki z tej grupy


Najnowsze wątki

Szukaj w grupach

Eksperci egospodarka.pl

1 1 1

Wpisz nazwę miasta, dla którego chcesz znaleźć jednostkę ZUS.

Wzory dokumentów

Bezpłatne wzory dokumentów i formularzy.
Wyszukaj i pobierz za darmo: