FPGA - problem z implementacją .. - Grupy dyskusyjne w eGospodarka.pl

eGospodarka.pl › Grupy › pl.misc.elektronika › FPGA - problem z implementacją ..

« poprzedni wątek

następny wątek »

Ilość wypowiedzi w tym wątku: 3

1. Data: 2010-11-02 21:20:47
Temat: FPGA - problem z implementacją ..
Od: "MH" <l...@o...pl>

Witam ,

Projektuję dość pogmatwane urządzenie. Nie ważne co to ma czynić. PCB 8-warstw ,
na pokładzie jest Xilinx XC4VLX15-12ff668... PCB projektuję pod Altium Designer
6.7 .. Wszystko idzie "jak po maśle" , aż tu nagle !!! Przypisuję w
"constraintsach" zegarek różnicowy LVDS do dedykowanej GC pary różnicowej na
pinach AB10/AC10. PAR odpisuje : ERROR:Place:395 - The placer failed to place
all IOs. This failure may be caused
by invalid constraints on the IOs

DLACZEGO ?! Przecież AB10/AC10 jest dedykowaną parą LVDS dla Global Clock ??

Macie jakieś wytłumaczenie ?!

MH

--
Wysłano z serwisu OnetNiusy: http://niusy.onet.pl

[ pokaż wiadomość z nagłówkami ]

do góry
2. Data: 2010-11-02 21:28:36
Temat: Re: FPGA - problem z implementacją ..
Od: "MH" <l...@o...pl>

> Witam ,
>
> Projektuję dość pogmatwane urządzenie. Nie ważne co to ma czynić. PCB 8-warstw ,
> na pokładzie jest Xilinx XC4VLX15-12ff668... PCB projektuję pod Altium Designer
> 6.7 .. Wszystko idzie "jak po maśle" , aż tu nagle !!! Przypisuję w
> "constraintsach" zegarek różnicowy LVDS do dedykowanej GC pary różnicowej na
> pinach AB10/AC10. PAR odpisuje : ERROR:Place:395 - The placer failed to place
> all IOs. This failure may be caused
> by invalid constraints on the IOs
>
> DLACZEGO ?! Przecież AB10/AC10 jest dedykowaną parą LVDS dla Global Clock ??
>
> Macie jakieś wytłumaczenie ?!
>
> MH
>
> --

Jeszcze jedno , zmieniłem parę LVDS na inne piny (AD11/AD12) , implementacja
przechodzi bez problemów !! Wymiękam !!!

MH

--
Wysłano z serwisu OnetNiusy: http://niusy.onet.pl

[ pokaż wiadomość z nagłówkami ]

do góry
3. Data: 2010-11-02 21:34:48
Temat: Re: FPGA - problem z implementacją ..
Od: konieczko <t...@o...pl>

W dniu 2010-11-02 22:28, MH pisze:
>> Witam ,
>>
>> Projektuję dość pogmatwane urządzenie. Nie ważne co to ma czynić. PCB 8-warstw ,
>> na pokładzie jest Xilinx XC4VLX15-12ff668... PCB projektuję pod Altium Designer
>> 6.7 .. Wszystko idzie "jak po maśle" , aż tu nagle !!! Przypisuję w
>> "constraintsach" zegarek różnicowy LVDS do dedykowanej GC pary różnicowej na
>> pinach AB10/AC10. PAR odpisuje : ERROR:Place:395 - The placer failed to place
>> all IOs. This failure may be caused
>> by invalid constraints on the IOs
>>
>> DLACZEGO ?! Przecież AB10/AC10 jest dedykowaną parą LVDS dla Global Clock ??
>>
>> Macie jakieś wytłumaczenie ?!
>>
>> MH
>>
>> --
>
> Jeszcze jedno , zmieniłem parę LVDS na inne piny (AD11/AD12) , implementacja
> przechodzi bez problemów !! Wymiękam !!!
>
> MH
>

Altium to wielka zagadka najbardziej niepokoil mnie katastrofalny blad
zanim sie przyzwyczailem. Ten model tak ma poprostu.

[ pokaż wiadomość z nagłówkami ]

do góry