eGospodarka.pl
eGospodarka.pl poleca

eGospodarka.plGrupypl.misc.elektronikaXilinx Webpack problem
Ilość wypowiedzi w tym wątku: 4

  • 1. Data: 2011-03-03 22:24:46
    Temat: Xilinx Webpack problem
    Od: Mario <m...@p...onet.pl>

    Witam.
    Próbuję sobie coś stworzyć pod ISE i przyznam, że idzie mi dość opornie.
    Projekt zredukowałem do możliwie najprostszej postaci żeby się dało go
    syntezować. Projekt jest robiony jako sch. W projekcie mam dwa swoje
    pliki vhd będące komponentami. Stworzyłem je przez add source a potem
    skonwertowałem do symboli i wrzuciłem na schemat. Do schematu dodałem
    też symbole wybrane z listy. Głownie to była pamięć RAM ale później dla
    testów dodawałem różne obiekty jak GND czy bramkę INV. No i robię
    syntezę XST zakończoną sukcesem. Tak samo mam sukces po uruchomieniu
    Timing Constraints.
    Uruchamiam I/O Pin Planning - Pre Synthesis, no i PlanAhead daje mi na
    powitanie okienko z komunikatem:

    While importing this netlist, 3 undefined instances were found and
    converted to black boxes. MAke sure yuo have loaded all intended module
    definitions before proceeding. Black boxes can be populated by using the
    Add/Create Source operation and re-running Synthesis
    Module names: RAMB16_S18, INV, GND

    Zamykam i w logach widzę:

    WARN: [HD-EDIFIN 0] Could not resolve non-primitive black box cell
    'RAMB16_S18' defined in file 'dzielnik_top.vhf' instantiated as 'MEMORY_1K'.
    WARN: [HD-EDIFIN 0] Could not resolve non-primitive black box cell 'GND'
    defined in file 'dzielnik_top.vhf' instantiated as 'XLXI_19'.
    WARN: [HD-EDIFIN 0] Could not resolve non-primitive black box cell 'INV'
    defined in file 'dzielnik_top.vhf' instantiated as 'XLXI_20'.


    Wygląda na to, że definicje moich komponentów widzi i prawidłowo parsuje
    natomiast jakby nie widział źródeł symboli wziętych z biblioteki
    symboli. Może coś istotnego pomijam. Byłbym wdzięczny za naprowadzenie
    mnie na właściwą drogę bo dopiero zaczynam z Webpack.
    Mam wersję programu 12.3



    --
    Pozdrawiam
    MD


  • 2. Data: 2011-03-04 19:05:22
    Temat: Re: Xilinx Webpack problem
    Od: " MH" <l...@g...SKASUJ-TO.pl>

    Mario <m...@p...onet.pl> napisał(a):

    > Witam.
    > Pr=F3buj=EA sobie co=B6 stworzy=E6 pod ISE i przyznam, =BFe idzie mi do=B6=
    > =E6 opornie.=20
    > Projekt zredukowa=B3em do mo=BFliwie najprostszej postaci =BFeby si=EA da=
    > =B3o go=20
    > syntezowa=E6. Projekt jest robiony jako sch. W projekcie mam dwa swoje=20
    > pliki vhd b=EAd=B1ce komponentami. Stworzy=B3em je przez add source a pot=
    > em=20
    > skonwertowa=B3em do symboli i wrzuci=B3em na schemat. Do schematu doda=B3=
    > em=20
    > te=BF symbole wybrane z listy. G=B3ownie to by=B3a pami=EA=E6 RAM ale p=F3=
    > =BCniej dla=20
    > test=F3w dodawa=B3em r=F3=BFne obiekty jak GND czy bramk=EA INV. No i rob=
    > i=EA=20
    > syntez=EA XST zako=F1czon=B1 sukcesem. Tak samo mam sukces po uruchomieni=
    > u=20
    > Timing Constraints.
    > Uruchamiam I/O Pin Planning - Pre Synthesis, no i PlanAhead daje mi na=20
    > powitanie okienko z komunikatem:
    >
    > While importing this netlist, 3 undefined instances were found and=20
    > converted to black boxes. MAke sure yuo have loaded all intended module=20
    > definitions before proceeding. Black boxes can be populated by using the =
    >
    > Add/Create Source operation and re-running Synthesis
    > Module names: RAMB16_S18, INV, GND
    >
    > Zamykam i w logach widz=EA:
    >
    > WARN: [HD-EDIFIN 0] Could not resolve non-primitive black box cell=20
    > 'RAMB16_S18' defined in file 'dzielnik_top.vhf' instantiated as 'MEMORY_1=
    > K'.
    > WARN: [HD-EDIFIN 0] Could not resolve non-primitive black box cell 'GND' =
    >
    > defined in file 'dzielnik_top.vhf' instantiated as 'XLXI_19'.
    > WARN: [HD-EDIFIN 0] Could not resolve non-primitive black box cell 'INV' =
    >
    > defined in file 'dzielnik_top.vhf' instantiated as 'XLXI_20'.
    >
    >
    > Wygl=B1da na to, =BFe definicje moich komponent=F3w widzi i prawid=B3owo =
    > parsuje=20
    > natomiast jakby nie widzia=B3 =BCr=F3de=B3 symboli wzi=EAtych z bibliotek=
    > i=20
    > symboli. Mo=BFe co=B6 istotnego pomijam. By=B3bym wdzi=EAczny za naprowa=
    > dzenie=20
    > mnie na w=B3a=B6ciw=B1 drog=EA bo dopiero zaczynam z Webpack.
    > Mam wersj=EA programu 12.3
    >
    >
    >
    > --=20
    > Pozdrawiam
    > MD
    >
    ==============

    Miałem podobny problem (ISE-12.1). Nie wdając się w szczegóły dlaczego (sam
    nie wiem) , należy zrobić tak :

    1) Odpalasz Implement Design.
    2) Jak przejdzie bez błędów , odpal I/O Pin Planning (Plan Ahead) - Post
    Synthesis.

    MH

    --
    Wysłano z serwisu Usenet w portalu Gazeta.pl -> http://www.gazeta.pl/usenet/


  • 3. Data: 2011-03-04 21:48:07
    Temat: Re: Xilinx Webpack problem
    Od: Mario <m...@p...onet.pl>

    W dniu 2011-03-04 20:05, MH pisze:
    > Mario<m...@p...onet.pl> napisał(a):
    >
    >> Witam.
    >> Pr=F3buj=EA sobie co=B6 stworzy=E6 pod ISE i przyznam, =BFe idzie mi do=B6=
    >> =E6 opornie.=20
    >> Projekt zredukowa=B3em do mo=BFliwie najprostszej postaci =BFeby si=EA da=
    >> =B3o go=20
    >> syntezowa=E6. Projekt jest robiony jako sch. W projekcie mam dwa swoje=20
    >> pliki vhd b=EAd=B1ce komponentami. Stworzy=B3em je przez add source a pot=
    >> em=20
    >> skonwertowa=B3em do symboli i wrzuci=B3em na schemat. Do schematu doda=B3=
    >> em=20
    >> te=BF symbole wybrane z listy. G=B3ownie to by=B3a pami=EA=E6 RAM ale p=F3=
    >> =BCniej dla=20
    >> test=F3w dodawa=B3em r=F3=BFne obiekty jak GND czy bramk=EA INV. No i rob=
    >> i=EA=20
    >> syntez=EA XST zako=F1czon=B1 sukcesem. Tak samo mam sukces po uruchomieni=
    >> u=20
    >> Timing Constraints.
    >> Uruchamiam I/O Pin Planning - Pre Synthesis, no i PlanAhead daje mi na=20
    >> powitanie okienko z komunikatem:
    >>
    >> While importing this netlist, 3 undefined instances were found and=20
    >> converted to black boxes. MAke sure yuo have loaded all intended module=20
    >> definitions before proceeding. Black boxes can be populated by using the =
    >>
    >> Add/Create Source operation and re-running Synthesis
    >> Module names: RAMB16_S18, INV, GND
    >>
    >> Zamykam i w logach widz=EA:
    >>
    >> WARN: [HD-EDIFIN 0] Could not resolve non-primitive black box cell=20
    >> 'RAMB16_S18' defined in file 'dzielnik_top.vhf' instantiated as 'MEMORY_1=
    >> K'.
    >> WARN: [HD-EDIFIN 0] Could not resolve non-primitive black box cell 'GND' =
    >>
    >> defined in file 'dzielnik_top.vhf' instantiated as 'XLXI_19'.
    >> WARN: [HD-EDIFIN 0] Could not resolve non-primitive black box cell 'INV' =
    >>
    >> defined in file 'dzielnik_top.vhf' instantiated as 'XLXI_20'.
    >>
    >>
    >> Wygl=B1da na to, =BFe definicje moich komponent=F3w widzi i prawid=B3owo =
    >> parsuje=20
    >> natomiast jakby nie widzia=B3 =BCr=F3de=B3 symboli wzi=EAtych z bibliotek=
    >> i=20
    >> symboli. Mo=BFe co=B6 istotnego pomijam. By=B3bym wdzi=EAczny za naprowa=
    >> dzenie=20
    >> mnie na w=B3a=B6ciw=B1 drog=EA bo dopiero zaczynam z Webpack.
    >> Mam wersj=EA programu 12.3
    >>
    >>
    >>
    >> --=20
    >> Pozdrawiam
    >> MD
    >>
    > ==============
    >
    > Miałem podobny problem (ISE-12.1). Nie wdając się w szczegóły dlaczego (sam
    > nie wiem) , należy zrobić tak :
    >
    > 1) Odpalasz Implement Design.
    > 2) Jak przejdzie bez błędów , odpal I/O Pin Planning (Plan Ahead) - Post
    > Synthesis.
    >
    > MH
    >

    Dzięki, spróbuję jutro.

    --
    Pozdrawiam
    MD


  • 4. Data: 2011-03-07 20:21:38
    Temat: Re: Xilinx Webpack problem
    Od: Mario <m...@p...onet.pl>

    W dniu 2011-03-04 20:05, MH pisze:
    > Mario<m...@p...onet.pl> napisał(a):
    >
    >> Witam.
    >> Pr=F3buj=EA sobie co=B6 stworzy=E6 pod ISE i przyznam, =BFe idzie mi do=B6=
    >> =E6 opornie.=20
    >> Projekt zredukowa=B3em do mo=BFliwie najprostszej postaci =BFeby si=EA da=
    >> =B3o go=20
    >> syntezowa=E6. Projekt jest robiony jako sch. W projekcie mam dwa swoje=20
    >> pliki vhd b=EAd=B1ce komponentami. Stworzy=B3em je przez add source a pot=
    >> em=20
    >> skonwertowa=B3em do symboli i wrzuci=B3em na schemat. Do schematu doda=B3=
    >> em=20
    >> te=BF symbole wybrane z listy. G=B3ownie to by=B3a pami=EA=E6 RAM ale p=F3=
    >> =BCniej dla=20
    >> test=F3w dodawa=B3em r=F3=BFne obiekty jak GND czy bramk=EA INV. No i rob=
    >> i=EA=20
    >> syntez=EA XST zako=F1czon=B1 sukcesem. Tak samo mam sukces po uruchomieni=
    >> u=20
    >> Timing Constraints.
    >> Uruchamiam I/O Pin Planning - Pre Synthesis, no i PlanAhead daje mi na=20
    >> powitanie okienko z komunikatem:
    >>
    >> While importing this netlist, 3 undefined instances were found and=20
    >> converted to black boxes. MAke sure yuo have loaded all intended module=20
    >> definitions before proceeding. Black boxes can be populated by using the =
    >>
    >> Add/Create Source operation and re-running Synthesis
    >> Module names: RAMB16_S18, INV, GND
    >>
    >> Zamykam i w logach widz=EA:
    >>
    >> WARN: [HD-EDIFIN 0] Could not resolve non-primitive black box cell=20
    >> 'RAMB16_S18' defined in file 'dzielnik_top.vhf' instantiated as 'MEMORY_1=
    >> K'.
    >> WARN: [HD-EDIFIN 0] Could not resolve non-primitive black box cell 'GND' =
    >>
    >> defined in file 'dzielnik_top.vhf' instantiated as 'XLXI_19'.
    >> WARN: [HD-EDIFIN 0] Could not resolve non-primitive black box cell 'INV' =
    >>
    >> defined in file 'dzielnik_top.vhf' instantiated as 'XLXI_20'.
    >>
    >>
    >> Wygl=B1da na to, =BFe definicje moich komponent=F3w widzi i prawid=B3owo =
    >> parsuje=20
    >> natomiast jakby nie widzia=B3 =BCr=F3de=B3 symboli wzi=EAtych z bibliotek=
    >> i=20
    >> symboli. Mo=BFe co=B6 istotnego pomijam. By=B3bym wdzi=EAczny za naprowa=
    >> dzenie=20
    >> mnie na w=B3a=B6ciw=B1 drog=EA bo dopiero zaczynam z Webpack.
    >> Mam wersj=EA programu 12.3
    >>
    >>
    >>
    >> --=20
    >> Pozdrawiam
    >> MD
    >>
    > ==============
    >
    > Miałem podobny problem (ISE-12.1). Nie wdając się w szczegóły dlaczego (sam
    > nie wiem) , należy zrobić tak :
    >
    > 1) Odpalasz Implement Design.
    > 2) Jak przejdzie bez błędów , odpal I/O Pin Planning (Plan Ahead) - Post
    > Synthesis.
    >

    No dzięki, rzeczywiście działa. Ale strasznie ciężko coś napisac w tym
    VHDL żeby się skompilowało i jeszcze działało jak trzeba :(


    --
    Pozdrawiam
    MD

strony : [ 1 ]


Szukaj w grupach

Szukaj w grupach

Eksperci egospodarka.pl

1 1 1

Wpisz nazwę miasta, dla którego chcesz znaleźć jednostkę ZUS.

Wzory dokumentów

Bezpłatne wzory dokumentów i formularzy.
Wyszukaj i pobierz za darmo: