"Janusz" <j...@o...pl> wrote in message
news:pgfpiq$kht$1@node1.news.atman.pl...
> W dniu 2018-06-20 o 20:22, Pszemol pisze:
>> "Piotr Gałka" <p...@c...pl> wrote in message
>> news:pgdqr4$clv$1$PiotrGalka@news.chmurka.net...
>>> W dniu 2018-06-20 o 14:17, Pszemol pisze:
>>>> Procek jest błędnie ustawiony aby myślał, że ma tylko jedną
>>>> kostkę flash, i odczyt 32-bitowego słowa robi na dwa takty:
>>>> najpierw wystawia "dolny" adres, OE, CE i odczytuje dolną
>>>> połówkę danych, potem, niezmieniając stanu OE i CE inkrementuje
>>>> adres i odczytuje górną połówkę danych na liniach D0..D15.
>>>
>>> Wytłumacz jak to jest zrobione.
>>> Skoro OE i CE się nie zmieniają a zmienia się adres o 1 to A0 powinno
>>> robić za CE do jednej kości i zanegowane A0 za CE do drugiej.
>>>
>>> Ale piszesz, że CE się nie zmienia.
>>>
>>> Czy w czasie tego inkrementowania nie ma chwili, kiedy obie kości walczą
>>> ze sobą na liniach danych (na przykład w czasie równym czasowi
>>> propagacji negatora na linii A0).
>>
>> Jedna kość obsługuje przecież D0..D15, druga obsługuje D16..D31.
> Ale sam pisałeś że jest w trybie 16b i czyta na jednej szynie dwa flasze.
>
>> Nie rozumiem Twojego pytania.
> My też nie, może daj kawałek schematu z oscylogramami.

Płyta jest zaprojektowana tak jak na obrazku 9.14.1 pod tytułem
"32-bit wide memory bank connection" wersja b. pod tytułem
"32 bit wide memory bank interfaced to two 16 bit memory chips".
https://www.nxp.com/docs/en/user-guide/UM10562.pdf

CPU jest skonfigurowany tak jakby miał 9.14.2 pod tytułem
"16-bit wide memory bank connection"

Niestety nie znalazłem w tym manualu co się dzieje z górną
połówką szyny danych podczas 16-bitowych odczytów... :-(