Użytkownik "Michoo" <m...@v...pl> napisał w wiadomości
news:io471f$q2v$1@news.onet.pl...

> FIFO nie ma _zegara_ (rozumianego jako _cykliczne_ wyzwalanie) a ma w
> ogólności 2 sygnały wyzwalające:
> - włóż dane na pierwsze wolne pole
> - wyjmij dane z pierwszego pola i przesuń wszystkie o jedno pole

W definicji rejestru FIFO z angielskiego i niemieckiego języka jaką podałem
wcześniej jest że rejestr FIFO przesuwa elementy w takt zegara. Na rysunku
rejestru przesuwnego TSR jest nawet taki znaczek >

> oczywiście te sygnały mogą być ze sobą spięte.

Oczywiście.

> Zastosowanie typowego sygnału zegarowego nie kluczowanego niczym jest
> conajmniej dziwne, bo przy braku danych będziemy pakować do FIFO śmieci.

Oczywiście, ale od tego jest dodatkowy sygnał zezwalający na przesuwanie.
Taki sygnał dodatkowy jak widać na dyskutowanym rysunku jest doprowadzony do
bramki która jest tuż przed Transmit Shift Register.
Do tej bramki dochodzi więc zegar oraz sygnal zezwalający. Nałożenie tych
dwóch sygnałów, zezwalającego i zegarowego w bramce daje na jej wyjściu
sygnał zegarowy decydujący kiedy i z jaką prędkością mają dane opuścić port
UART.

> Jeżeli już włazimy w implementację samego procesora (a przynajmniej jak
> się to zazwyczaj realizuje) to tam za dwa wspomniane wcześniej sygnały
> sterujące FIFO robią odpowiednio:
> - synchronizujący wewnętrzną pracę całego procesora zegar systemowy
> (którego się zazwyczaj nie rysuje), kluczowany odpowiednim selektorem
> adresu (zapis do UDR) - wstawienie danych
> - zegar systemowy kluczowany sygnałem Transmit Register Empty i sygnałem
> informującym, czy coś jest w FIFO - pobranie kolejnego bajtu
>
> Schematycznie wygląda to tak:
> BUS <-> FIFO <-> TSR
> Ilość bajtów w FIFO nie ma znaczenia - działanie jest takie samo.

Ano właśnie! Doszliśmy do momentu w którym napisałeś niemal to co ja gdzieś
na początku napisałem.
Ja uważam że sam rejestr UDR nie jest rejestrem FIFO. Dopiero oba te
rejestry UDR i TSR połączone razem pracują jako FIFO z wejściem równoległym
i wyjściem szeregowym. Rejestr UDR nie ma pojemności dwóch bajtów

Taraz pora wrócić do cytatu co napisał Lelek@
"Tam są 2 rejestry. Jeden jako poczekalnia, o którym mówimy fifo, a
drugi przesuwny ze skrajnym bitem wystawionym do pinu. Tam są 2 rejestry
mieszczące w sumie 2 bajty"

Jak widzisz Lelek@ pisze o _dwóch_rejestrach_ mieszczących w sumie
_dwa_bajty_ ale ten który jest poczekalnią nazywa FIFO.
Według mnie i definicji, ten pierwszy nie może być FIFO bo FIFO z natury
musi posiadać pojemność minimum dwóch elementów - w tym przypadku bajtów.

W datasheet jest mowa o rejestrze FIFO odbiornika i zauważyłem że tam
faktycznie UDR jest podzielony co sugeruje pojemność dwóch elementów. Przy
opisie nadajniku nie ma takiej nazwy a i też rejestr UDR nie jest
podzielony.

Marek


>
> --
> Pozdrawiam
> Michoo