> zeby powstrzymac kompilator od optymalizacji lub zmiany
> nazwy sygnalu trzeba dac dyrektywe synthesis;
>
> verilog:
> wire sygnal_xxx /* synthesis keep */; dla wire
> reg reg_xxx /* synthesis preserve */; dla rejestru
>
> vhdl:
> signal sygnal_xxx: std_logic;
> attribute keep: boolean;
> attribute keep of sygnal_xxx: signal is true;
>
> signal reg_xxx: stdlogic;
> attribute preserve: boolean;
> attribute preserve of reg_xxx: signal is true;

Dzięki. To się przyda.

> jezeli to jest SRAM [static ram] a nie SSRAM [Synch. static ram],
> to adres do zapisu jest zapisywany na opadajacym zboczu write_enable,
> dane na narastajacym, wiec zmiana adresu 'prawie rowno' czy wrecz
> rowno z rosnacym zboczem sygnalu zapisujacego nie jest grozna;
> podobnie z danymi - powinny byc stabilne wokol pos. zbocza write_enable,
> przelaczanie przy zboczu opadajacym nie jest grozne;
> przynajmniej tak bylo kilka lat temu, jak cos z tymi pamieciami
> robilem, nie sadze, by sie to zmienilo;

Ja mam tą pamięć
http://www.vlsi.ee.upatras.gr/~karagian/samsung_sram
.pdf
i dziwnie to wygląda, bo o ile dobrze odczytuje to adres może się zmieniać
na obu zboczach nWR, bo
tAS=0 i tWR=0. Ale mam zrobione tak jak sugerowałeś.

pozdrawiam
Sludig