eGospodarka.pl
eGospodarka.pl poleca

eGospodarka.plGrupypl.misc.elektronika › FPGA - Xilinx
Ilość wypowiedzi w tym wątku: 14

  • 11. Data: 2013-10-18 18:00:54
    Temat: Re: FPGA - Xilinx
    Od: s...@g...com

    W dniu piątek, 18 października 2013 13:49:54 UTC+2 użytkownik Adam Górski napisał:
    > W dniu 2013-10-18 13:37, s...@g...com pisze:
    >
    > > W dniu piątek, 18 października 2013 10:09:34 UTC+2 użytkownik Adam Górski
    napisał:
    >
    > >
    >
    > >>
    >
    > >>
    >
    > >>
    >
    > >> Gdzie widzisz problem z dodaniem IDELAY ?
    >
    > >>
    >
    > >> Z tego co czyta�em ma to prosty interfejs z sygna�em INC / DEC delay.
    >
    > >>
    >
    > >> Czyli podobnie jak w A jedna iteracja z tymi sygna�ami powoduje
    >
    > >>
    >
    > >> zwi�kszenie lub zmniejszenie op�nienia o ile� tam ps.
    >
    > >>
    >
    > >> No i trzeba jechaďż˝ aďż˝ siďż˝ zatrzasnďż˝ dobre dane.
    >
    > >>
    >
    > >>
    >
    > > Dokładnie tak samo se to wyobrażam jak piszesz. Problem z tym, że nie za bardzo
    chwytam ten IODELAY2. OK, napiszę co wiem(rozumiem), a czego kompletnie nie załapuję.
    Jeżeli Ty rozumiesz czego ja niestety nie, i jeżeli mi to wytłumaczysz, to jest
    nadzieja że jakoś to w końcu zadziała na 80MHz. OK, krok po kroku:
    >
    > >
    >
    > > 1) IDATAIN - input signal from IOB. No i już jest problem. Przecież dane mam
    LVDS. Czyli co? Domyślam się, że najpierw muszę wleźć przez IBUFDS. Zgadza się?
    >
    >
    >
    > Tak najpierw odbiornik LVDS.
    >
    > >
    >
    > > 2) CLK - IODELAY Clock input. Jaki cholera clock i po co?
    >
    >
    >
    > W elemencie opóźniającym jest zapewne logika/maszyna stanów która wymaga
    >
    > taktowania do działania. do sygnału dec/inc potrzebujesz zegara. Tak jak
    >
    > ja to widzę nie ma on żadnego wpływu na opóźnienie.
    >
    >
    >
    > >
    >
    > > 3) DATAOUT, DATAOUT2 - rozumiem, nie mam pytań
    >
    > >
    >
    > > 4) CE, INC - no fajna sprawa, ino za cholerę nie wiem jak to obsługiwać. No bo
    jak przyłożę jedynkę na CE (Enable increment/decrement), to niby mam możliwość
    zwiększania/zmniejszania opóźnienia za pośrednictwem pinu INC. Czyli jak do diabłą?!
    Jak przywalę '1' na INC to zwiększę opóźnienie czy zmniejszę. No i kurde o ile? Jak
    mam kontrolować wartość zmiany ? Ni cholery nie łapię!
    >
    >
    >
    > To są sygnały od interfesju. CLK,INC,CE to interfejs do kontrolowania
    >
    > tego ficzeru. Czyli jeżeli aktywne CE to zależnie od INC/DEC zwiększa
    >
    > lub zmniejsza. Jeżeli brak CE to nie ma zmian opóźnienia. Jest tam
    >
    > jeszcz chyba BUSY sygnał który jest ustawiony podczas przestrajania
    >
    > opóźnienia.
    >
    >
    >
    > > No i teraz atrybuty:
    >
    > >
    >
    > > 1) DATA_RATE - SDR lub DDR. A co to ma do rzeczy?
    >
    >
    >
    > DDR to SDR konwersja jest umieszczona w IO wiec trzeba wiedzieć do czego
    >
    > to podłączyć. W/g mnie więc chodzi tylko o sposób podłączenia.
    >
    > >
    >
    > > Jeżeli możesz coś wyjaśnić, będę wdzięczny.
    >
    > >
    >
    >
    >
    > To są tylko moje opinie bazujące na wiedzy A. Ale uważam że prawdziwe
    >
    > lub wysoce prawdopodobne.
    >
    >
    >
    > Pzdr
    >
    >
    >
    > Adam

    ====================

    Dzięki za porady. Jutro się za to wezmę.


  • 12. Data: 2013-10-19 10:26:08
    Temat: Re: FPGA - Xilinx
    Od: Adam Górski <gorskiamalpa@wpkropkapl>

    W dniu 2013-10-18 18:00, s...@g...com pisze:
    > W dniu piątek, 18 października 2013 13:49:54 UTC+2 użytkownik Adam Górski napisał:
    >> W dniu 2013-10-18 13:37, s...@g...com pisze:
    >>
    >>> W dniu piątek, 18 października 2013 10:09:34 UTC+2 użytkownik Adam Górski
    napisał:
    >>
    >>>
    >>
    >>>>
    >>
    >>>>
    >>
    >>>>
    >>
    >>>> Gdzie widzisz problem z dodaniem IDELAY ?
    >>
    >>>>
    >>
    >>>> Z tego co czyta�em ma to prosty interfejs z sygna�em INC / DEC delay.
    >>
    >>>>
    >>
    >>>> Czyli podobnie jak w A jedna iteracja z tymi sygna�ami powoduje
    >>
    >>>>
    >>
    >>>> zwi�kszenie lub zmniejszenie op�nienia o ile� tam ps.
    >>
    >>>>
    >>
    >>>> No i trzeba jechaďż˝ aďż˝ siďż˝ zatrzasnďż˝ dobre dane.
    >>
    >>>>
    >>
    >>>>
    >>
    >>> Dokładnie tak samo se to wyobrażam jak piszesz. Problem z tym, że nie za bardzo
    chwytam ten IODELAY2. OK, napiszę co wiem(rozumiem), a czego kompletnie nie załapuję.
    Jeżeli Ty rozumiesz czego ja niestety nie, i jeżeli mi to wytłumaczysz, to jest
    nadzieja że jakoś to w końcu zadziała na 80MHz. OK, krok po kroku:
    >>
    >>>
    >>
    >>> 1) IDATAIN - input signal from IOB. No i już jest problem. Przecież dane mam
    LVDS. Czyli co? Domyślam się, że najpierw muszę wleźć przez IBUFDS. Zgadza się?
    >>
    >>
    >>
    >> Tak najpierw odbiornik LVDS.
    >>
    >>>
    >>
    >>> 2) CLK - IODELAY Clock input. Jaki cholera clock i po co?
    >>
    >>
    >>
    >> W elemencie opóźniającym jest zapewne logika/maszyna stanów która wymaga
    >>
    >> taktowania do działania. do sygnału dec/inc potrzebujesz zegara. Tak jak
    >>
    >> ja to widzę nie ma on żadnego wpływu na opóźnienie.
    >>
    >>
    >>
    >>>
    >>
    >>> 3) DATAOUT, DATAOUT2 - rozumiem, nie mam pytań
    >>
    >>>
    >>
    >>> 4) CE, INC - no fajna sprawa, ino za cholerę nie wiem jak to obsługiwać. No bo
    jak przyłożę jedynkę na CE (Enable increment/decrement), to niby mam możliwość
    zwiększania/zmniejszania opóźnienia za pośrednictwem pinu INC. Czyli jak do diabłą?!
    Jak przywalę '1' na INC to zwiększę opóźnienie czy zmniejszę. No i kurde o ile? Jak
    mam kontrolować wartość zmiany ? Ni cholery nie łapię!
    >>
    >>
    >>
    >> To są sygnały od interfesju. CLK,INC,CE to interfejs do kontrolowania
    >>
    >> tego ficzeru. Czyli jeżeli aktywne CE to zależnie od INC/DEC zwiększa
    >>
    >> lub zmniejsza. Jeżeli brak CE to nie ma zmian opóźnienia. Jest tam
    >>
    >> jeszcz chyba BUSY sygnał który jest ustawiony podczas przestrajania
    >>
    >> opóźnienia.
    >>
    >>
    >>
    >>> No i teraz atrybuty:
    >>
    >>>
    >>
    >>> 1) DATA_RATE - SDR lub DDR. A co to ma do rzeczy?
    >>
    >>
    >>
    >> DDR to SDR konwersja jest umieszczona w IO wiec trzeba wiedzieć do czego
    >>
    >> to podłączyć. W/g mnie więc chodzi tylko o sposób podłączenia.
    >>
    >>>
    >>
    >>> Jeżeli możesz coś wyjaśnić, będę wdzięczny.
    >>
    >>>
    >>
    >>
    >>
    >> To są tylko moje opinie bazujące na wiedzy A. Ale uważam że prawdziwe
    >>
    >> lub wysoce prawdopodobne.
    >>
    >>
    >>
    >> Pzdr
    >>
    >>
    >>
    >> Adam
    >
    > ====================
    >
    > Dzięki za porady. Jutro się za to wezmę.
    >

    Daj znać jaki wynik.

    Adam


  • 13. Data: 2013-10-20 02:09:19
    Temat: Re: FPGA - Xilinx
    Od: s...@g...com

    W dniu sobota, 19 października 2013 10:26:08 UTC+2 użytkownik Adam Górski napisał:

    >
    > >>
    >
    > >>>
    >
    > >>
    >
    > >>>>
    >
    > >>
    >
    > >>>>
    >
    > >>
    >
    > >>>>
    >
    > >>
    >
    > >>>> Gdzie widzisz problem z dodaniem IDELAY ?
    >
    > >>
    >
    > >>>>
    >
    > >>
    >
    > >>>> Z tego co czyta�em ma to prosty interfejs z sygna�em INC / DEC delay.
    >
    > >>
    >
    > >>>>
    >
    > >>
    >
    > >>>> Czyli podobnie jak w A jedna iteracja z tymi sygna�ami powoduje
    >
    > >>
    >
    > >>>>
    >
    > >>
    >
    > >>>> zwi�kszenie lub zmniejszenie op�nienia o ile� tam ps.
    >
    > >>
    >
    > >>>>
    >
    > >>
    >
    > >>>> No i trzeba jechaďż˝ aďż˝ siďż˝ zatrzasnďż˝ dobre dane.
    >
    > >>
    >
    > >>>>
    >
    > >>
    >
    > >>>>
    >
    > >>
    >
    > >>> Dokładnie tak samo se to wyobrażam jak piszesz. Problem z tym, że nie za bardzo
    chwytam ten IODELAY2. OK, napiszę co wiem(rozumiem), a czego kompletnie nie załapuję.
    Jeżeli Ty rozumiesz czego ja niestety nie, i jeżeli mi to wytłumaczysz, to jest
    nadzieja że jakoś to w końcu zadziała na 80MHz. OK, krok po kroku:
    >
    > >>
    >
    > >>>
    >
    > >>
    >
    > >>> 1) IDATAIN - input signal from IOB. No i już jest problem. Przecież dane mam
    LVDS. Czyli co? Domyślam się, że najpierw muszę wleźć przez IBUFDS. Zgadza się?
    >
    > >>
    >
    > >>
    >
    > >>
    >
    > >> Tak najpierw odbiornik LVDS.
    >
    > >>
    >
    > >>>
    >
    > >>
    >
    > >>> 2) CLK - IODELAY Clock input. Jaki cholera clock i po co?
    >
    > >>
    >
    > >>
    >
    > >>
    >
    > >> W elemencie opóźniającym jest zapewne logika/maszyna stanów która wymaga
    >
    > >>
    >
    > >> taktowania do działania. do sygnału dec/inc potrzebujesz zegara. Tak jak
    >
    > >>
    >
    > >> ja to widzę nie ma on żadnego wpływu na opóźnienie.
    >
    > >>
    >
    > >>
    >
    > >>
    >
    > >>>
    >
    > >>
    >
    > >>> 3) DATAOUT, DATAOUT2 - rozumiem, nie mam pytań
    >
    > >>
    >
    > >>>
    >
    > >>
    >
    > >>> 4) CE, INC - no fajna sprawa, ino za cholerę nie wiem jak to obsługiwać. No bo
    jak przyłożę jedynkę na CE (Enable increment/decrement), to niby mam możliwość
    zwiększania/zmniejszania opóźnienia za pośrednictwem pinu INC. Czyli jak do diabłą?!
    Jak przywalę '1' na INC to zwiększę opóźnienie czy zmniejszę. No i kurde o ile? Jak
    mam kontrolować wartość zmiany ? Ni cholery nie łapię!
    >
    > >>
    >
    > >>
    >
    > >>
    >
    > >> To są sygnały od interfesju. CLK,INC,CE to interfejs do kontrolowania
    >
    > >>
    >
    > >> tego ficzeru. Czyli jeżeli aktywne CE to zależnie od INC/DEC zwiększa
    >
    > >>
    >
    > >> lub zmniejsza. Jeżeli brak CE to nie ma zmian opóźnienia. Jest tam
    >
    > >>
    >
    > >> jeszcz chyba BUSY sygnał który jest ustawiony podczas przestrajania
    >
    > >>
    >
    > >> opóźnienia.
    >
    > >>
    >
    > >>
    >
    > >>
    >
    > >>> No i teraz atrybuty:
    >
    > >>
    >
    > >>>
    >
    > >>
    >
    > >>> 1) DATA_RATE - SDR lub DDR. A co to ma do rzeczy?
    >
    > >>
    >
    > >>
    >
    > >>
    >
    > >> DDR to SDR konwersja jest umieszczona w IO wiec trzeba wiedzieć do czego
    >
    > >>
    >
    > >> to podłączyć. W/g mnie więc chodzi tylko o sposób podłączenia.
    >
    > >>
    >
    > >>>
    >
    > >>
    >
    > >>> Jeżeli możesz coś wyjaśnić, będę wdzięczny.
    >
    > >>
    >
    > >>>
    >
    > >>
    >
    > >>
    >
    > >>
    >
    > >> To są tylko moje opinie bazujące na wiedzy A. Ale uważam że prawdziwe
    >
    > >>
    >
    > >> lub wysoce prawdopodobne.
    >
    > >>
    >
    > >>
    >
    > >>
    >
    > >> Pzdr
    >
    > >>
    >
    > >>
    >
    > >>
    >
    > >> Adam
    >
    > >
    >
    > > ====================
    >
    > >
    >
    > > Dzięki za porady. Jutro się za to wezmę.
    >
    > >
    >
    >


  • 14. Data: 2013-10-20 02:22:04
    Temat: Re: FPGA - Xilinx
    Od: s...@g...com

    W dniu sobota, 19 października 2013 10:26:08 UTC+2 użytkownik Adam Górski napisał:

    >
    >
    >
    > Daj znać jaki wynik.
    >

    Jasne, że tak! Póki co co dzięki Twoim wskazówkom zaimplementowałem IODELAY2. Plus
    jest taki, że widać różnicę w efektach, czyli IODELAY2 działa. Mało miałem dzisiaj
    czasu, więc zrobiłem to na "odpierdul" ot tak dla przetestowania z atrybutami "Fixed
    Delay" raz ustawione na 10 raz na 50. Ot tak "na pałę". Są różnice w działaniu, więc
    Twoje wskazówki już się przydały. OK, Jutro wyskrobię kawałek interfejsu i softu coby
    na "półautomacie" sprawdzić działanie tego bałaganu. Dam znać o wynikach..

strony : 1 . [ 2 ]


Szukaj w grupach

Szukaj w grupach

Eksperci egospodarka.pl

1 1 1

Wpisz nazwę miasta, dla którego chcesz znaleźć jednostkę ZUS.

Wzory dokumentów

Bezpłatne wzory dokumentów i formularzy.
Wyszukaj i pobierz za darmo: