platformowe głupki pisze:
> zmierzam do tego, że producenci musieli coś zrobić aby nie było
> problemów - pytanie jak?
>
> jak podasz na bramkę 2,5V to podejrzewam, że wszystkie dalsze bramki też
> będą miały na wyjściach 2,5V... jak to z NOTów cemosa...

Jakie podejrzewam, nie potrafisz sprawdzić? Za jakieś 200zł mogę ci
wyprodukować film dokumentujący zachowanie bramki logicznej w pełnym
zakresie napięcia.


--
AlexY
http://faq.enter.net.pl/simple-polish.html
http://www.pg.gda.pl/~agatek/netq.html

do góry

platformowe głupki <N...@g...pl> napisał(a):
> zmierzam do tego, że producenci musieli coś zrobić aby nie było
> problemów - pytanie jak?
> jak podasz na bramkę 2,5V to podejrzewam, że wszystkie dalsze bramki też
> będą miały na wyjściach 2,5V... jak to z NOTów cemosa...

Napięcia bliskie napięciu przełączenia mogą być kłopotliwe, ale nie
rozpropagują się w ten sposób. Poza tym są układy z histerezą.

--
Grzegorz Niemirowski
http://www.grzegorz.net/
OE PowerTool i Outlook Express: http://www.grzegorz.net/oe/
Uptime: 32 days, 20 hours, 48 minutes and 24 seconds

do góry

platformowe g?upki <N...@g...pl> wrote:
> pyta?em o to, pytam ponownie, bo nie by?o odpowiedzi...
>
> jak to jest zrobione, ?e w uk?adach cyfrowych nigdy nie zdarza si?
> jakie? zblokowanie po wyst?pieniu napi?cia prze??czaj?cego na jakim?
> wej?ciu w momencie kt?rego wyst?pienia pojawia si? te? jaki? zegar?
>
> czyli dlaczego w momencie gdy sygna? jest analizowany nie ma obaw o
> zawieszenie uk?adu cyfrowego stanem przej?ciowym napi?cia?

Obawy sa i trzeba z tym walczyc. W ukladzie synchrnicznym
zbocze zegara pojawia sie kiedy wszystkie stany na
wejsciach sa ustalone. Nastepne zbocze zegara przychodzi
dopiero kiedy zmiany po poprzednim zdaza sie rozpropagowac.
Tak ze wewnatrz dobrze zaprojektowanego ukladu synchronicznego
nie ma problemu. Jest problem gdy sygnal przychodzi z
zewnatrz np. z ukladu taktowanego niezaleznym zegarem.
Teoretycznie problem jest nierozwiazalny, tzn. instnieje
szansa ze uklad pozostanie w jakims dziwnym stanie posrdnim
przez dlugi czas. W praktyce zadowala sie tym ze prawdopodobienstwo
pojawienia sie problematycznego stanu jest dostatecznie male
(powiedzmy wartosc oczekiwana liczby przeklaman jest mniejsza
niz raz na 100 lat). W uC z zegarem powiedzmy 50 MHz okres
zegara to 20 ns. uC zwykle projektuje sie tak zeby w okresie
zegara sygnal zdazyl przejsc przez 20 bramek. Czyli dla
50 MHz uC czas propagacji bramki powinen byc 1ns lub lepiej.
Klopotliwy punkt jest w okolicy polowy napiecia zasilajacego,
na odcinku rzedu kilku procent napiecia zasilajacego. Dla
bramki 1ns sygnal przechodzi ten odcinek przez cos rzedu
50 ps. Szans ze trafisz w ten 50 ps odcinek w okresie 20ns
jet mala, ale wystarczajco duza zeby zaobserwowac problemy.
Dlatego dodaje sie synchronizatory: 2-3 przerzutniki D
polaczone w lancuszek. Po narastajacym zboczu zegara
pierwsza polowa przerzutnika D zachowuje sie jak dwa negatory
polaczone w petle. Jak pominesz szum to teoretycznie poblizu
polowy napiecia zasilania masz punkt staly, tzn. napiecie ktore
powinno pozostac takie samo nieskonczenie dlugo. Ale mala
odchylka bedzie wzmacniana i po kilku-kilkudziesieciu czasach
propagacji stan sie ustali na wysoki lub niski. Szum to troche
komplikuje, ale oznacza ze naprawde nie ma puktu stalego: jak
poczekasz dostatecznie dlugo to w koncu dostaniesz zero albo
jedynke. W efekcie, nawet jak masz polowke napiecia
zasilania na wejsciu to jest spora szansa ze w trakcie 10 ns
stan pierwszej polowki przerzutnika D sie ustali. Jak nie
to jest zabawa w drugiej polowce. Jak tan sie nie ustali
to mamy drugi przerzutnik. W kazdym ogniwem tego lanczuszka
mocno spada szansa ze na wyjsciu pojawi sie stan nieustalony.
Producentom wyszlo ze 2-3 przerzutniki wystarcza...

P.S. Po angielsku to jest metastability i o tym sporo sie
pisze. Po polsku google tez troche znajduje.


--
Waldek Hebisch

do góry

Może w tym tekście znajdziesz odpowiedź
http://mikrokontrolery.blogspot.com/2011/04/jak-mikr
okontroler-widzi-sygnal-cyfrowy.html

--
bajcik

do góry

Użytkownik "platformowe głupki" napisał w wiadomości grup
dyskusyjnych:nfgjrs$6s2$...@n...news.atman.pl...

>to tak jakby podać na wejście cmosa 2,5V...

wtedy wybuchnie

do góry

g...@g...com pisze:
> Może w tym tekście znajdziesz odpowiedź
> http://mikrokontrolery.blogspot.com/2011/04/jak-mikr
okontroler-widzi-sygnal-cyfrowy.html

Kurde.. i nici z 2-ch stówek...


--
AlexY
http://faq.enter.net.pl/simple-polish.html
http://www.pg.gda.pl/~agatek/netq.html

do góry

dzięki

do góry

Użytkownik "platformowe głupki" napisał w wiadomości
>pytałem o to, pytam ponownie, bo nie było odpowiedzi...
>jak to jest zrobione, że w układach cyfrowych nigdy nie zdarza się
>jakieś zblokowanie po wystąpieniu napięcia przełączającego na jakimś
>wejściu w momencie którego wystąpienia pojawia się też jakiś zegar?

>czyli dlaczego w momencie gdy sygnał jest analizowany nie ma obaw o
>zawieszenie układu cyfrowego stanem przejściowym napięcia?

A kto powiedzial, ze nie ma obaw ?

https://en.wikipedia.org/wiki/Metastability_in_elect
ronics

Ale to material dla zaawansowanych, a ty podstaw nie rozumiesz.

J.

do góry

zapraszam więc Szanownego Kolegę do wątku niżej...

do góry

W dniu piątek, 22 kwietnia 2016 17:33:42 UTC+2 użytkownik platformowe głupki napisał:
> pytałem o to, pytam ponownie, bo nie było odpowiedzi...
>

> czyli dlaczego w momencie gdy sygnał jest analizowany nie ma obaw o
> zawieszenie układu cyfrowego stanem przejściowym napięcia?

Bo tak stanowi dyrektywa.

do góry