Witam,

mam w planach użycie takiej pamięci SRAM o organizacji 256k x16 bit:
http://zefiryn.tme.pl/dok/wd1/k6r4016c1d.pdf

Planuję jej podłączenie do procka STR912 przez EMI. Dlatego tej, bo jest
tańsza niż wersja x8 bit, mam ją w zapasach i ma małą obudowę tsop44 zamiast
soj36.

Rzecz w tym, że interfejs EMI tego procesora w trybie x16 bit wymaga
zewnętrznego zatrzasku adresów A0..A15 (przez sygnał ALE). Chciałbym
zrezygnować z użycia latcha 16bit w taki sposób, że linie danych młodsze i
starsze 8-bit połączę razem ze sobą. Linia A0 służyłaby jako prymitywny
dekoder adresowy.
A0=0 => LB=0, UB=1;
A0=1 => LB=1, UB=0;
Linie RD, WR, CS podłączone byłyby bezpośrednio.

Czy takie połączenie ma prawo działać?? Oczywiście nie jest konieczne
uzyskanie czasów dostępu ~10ns;)

do góry

adsp pisze:

> Rzecz w tym, że interfejs EMI tego procesora w trybie x16 bit wymaga
> zewnętrznego zatrzasku adresów A0..A15 (przez sygnał ALE). Chciałbym
> zrezygnować z użycia latcha 16bit w taki sposób, że linie danych młodsze
> i starsze 8-bit połączę razem ze sobą.

Jeśli to połączenie dotyczy linii danych pamięci a nie procesora, to OK.

> Linia A0 służyłaby jako
> prymitywny dekoder adresowy.
> A0=0 => LB=0, UB=1;
> A0=1 => LB=1, UB=0;
> Linie RD, WR, CS podłączone byłyby bezpośrednio.
>
> Czy takie połączenie ma prawo działać?? Oczywiście nie jest konieczne
> uzyskanie czasów dostępu ~10ns;)

Powinno działać.

do góry