> Najprostszy przykład:
> process(clk) begin
> out <= in;
> end process;
> NIE działa tak jak się człowiek spodziewa - mimo, że w symulacji ładnie
> kopiuje wejście na wyjście w takt zegara to w FPGA będzie zmieniać stan
> wyjść gdy tylko zmienią się wejścia.
>
> Trzeba więc napisać:
> process(clk) begin
> if rising_edge(clk) then
> out <= in;
> end if;
> end process;


A co tu jest nie tak wg Ciebie?
Wszystko działa zgodnie z zapisem.
Na liście czułości w pierwszym przypadku masz clk więc symulator tylko
wylicza nowy stan w chwili zmian sygnału "czułego" - clk.
W rzeczywistości to masz współbieżne przypisanie - poprostu out jest
połączony "kawałkiem przewodu" z in.
W drugim przypadku masz klasyczny zatrzask - czyli wyjście może zmienić się
w takt zegara.
Po prostu nie ma się co załamywać bo wszystko działa zgodnie z fizyką -
trzeba się tej fizyki wpierw nauczyć i ją czuć.

MiSter