http://ifotos.pl/z/aahrapw

Powstaje pytanie jak tam jest realizowana zasada, że dane na lini SDA
pojawią się wcześniej niż impuls zegarowy na SCL, bo nie widzę tam żadnej
linii opóźniającej na SCL lub innego układu który wymusi to przesunięcie na
wyjściu z pamięci (a przecież pamięć takt dla SCL i SDA wystawia
jednocześnie), by pamięć zdążyła "wcześniej" wypluć stabilny stan dla SDA, a
dopiero potem pojawił się impuls zegara na nóżce 5 syntezy - czyli SCL.
A tu wręcz nóżka 4 syntezy czyli SDA dostaje dodatkowego opóźnienia -
szeregowy rezystor 4k7 wraz z pojemnością wejścia nóżki 4 tworzy filtr
dolnoprzepustowy i jakieś tam kilka ns jescze je opóźni zamiast przyspieszyć
względem zegara.