> ...
> Dajemy 3 RAMy. Wspólna szyna adresowa, szyna danych
> (załóżmy 8 bitów D0..D7) każdej pamięci osobno, ale
> schodzi się razem za dwukierunkowymi buforami
> (coś w stylu 74245). Czyli FPGA ma szynę danych tylko 8 bit.
> Zapis odbywa się tak, że bufory otwieramy w kierunku
> do RAM, WR i CE sterujemy razem. Wszystkie 3 RAMy
> zostają zapisane tak samo.
> Odczyt otwiera tylko jeden bufor, po czym RD i CE
> znów sterujemy razem. Zwarcia na lini danych
> nie będzie, bo pozostałe dwa bufory nie puszczają.
>
> I teraz mały numer. Do linii danych pamięci RAM
> podłączamy komparatory 8 bit. Jeden porównuje
> 8bit D0..D7 pamięci nr 1 z pamięcią nr 2.
> Drugi porównuje 8bit D0..D7 pamięci nr 2 z 3,
> a trzeci 1 z 3. Każdy z 3 komparatorów daje
> sygnał do FPGA że jest nierówność. FPGA wtedy
> wie, która kość ma złą (zmienioną) wartość -
> tylko jedno wejście będzie sygnalizować równość.
> Wtedy procek ponawia odczyt ale z buforem
> otwartym tylko na jednej z dwóch dobrych RAM, po czym
> od razu robi zapis "naprawiający" do wszystkich
> trzech RAM.
>

Tak teraz pomyślałem że to jest rzeczywiście dobre!

"Zwykły" głupi procek z jedną szyną danych i adresową
oraz sygnałem HALT czy coś takiego.
3 kości SRAM na zmienne, 3 kości FLASH na program.
Pomiędzy nimi pośredniczy FPGA. Zapis do 3 RAM jedno
cześnie, zapis do FLASH jednocześnie, odczyt z jednej
RAM i jednego FLASH. W momencie odczytu i stwierdzeniu
przez FPGA nierówności, procek dostaje HALT na bieżący
cykl odczytu po czym FPGA przeprowadza operację
"naprawczą". Po czym puszcza procek dalej.

Oczywiście procek musiałby okresowo odczytywać
np. w przerwaniu bajt po bajcie cały RAM i FLASH
aby wymusić okresowe kontrole zmiany bajtów
w pamięciach. No albo przerzucić to na FPGA
i przyblokowywać procek - coś jak odświeżanie DRAM.

SM