Piotr Wyderski <p...@n...mil> wrote:
> Z czystej ciekawo?ci, bo dzi? ta sprawa by?aby banalna na CPLD/FPGA:
> w jaki spos?b by?y budowane dekodery 1-z-N dla wierszy i kolumn pami?ci
> rdzeniowej,zw?aszcza w starszych komputerach? Gdyby do tego podej??
> metod? trywialn? i sk?ada? to z bramek na tranzystorach dyskretnych,
> to jaka? gigantyczna konstrukcja wychodzi. Czy kto? pami?ta jeszcze,
> na czym polega?a sztuczka? :-)
>
> W pami?ciach koincydencyjnych to i tak p?? biedy, bo trzeba
> by?o zmieni? N stan?w na dwa pierwiastki z N przewod?w, ale
> transformatorowy ROM mia? konstrukcj? jeden przew?d == jeden
> adres. Ju? przy kilkudziesi?ciu kom?rkach si? robi trudno,
> a kilkaset ci??ko mi sobie wyobrazi?.

Dekodery to nie problem. Problem to klucze, bo tam trzeba
0.5-1.5A. Zobacz np. SN75324. Ilosc kluczy ogranicza sie
stosujac wybieranie macierzowe: oba konce linii musza byc
wysterowane zeby prad plynal przez linie. Sprawe komplikuje
to ze potrzebny jest dwukierunkowy przeplyw. To sie zalatwia
podwajajac ilosc kluczy i dodajac diody. W efekcie 4N kluczy
moze wysterowac N^2 linii. Razem z wyborem koincydencyjnym
blok N^4 slow moze by sterowany przez 8N kluczy. Dla
bloku 4k slow 32 bitowych daje to 64 klucze czyli 16
kostek SN75324.

--
Waldek Hebisch